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作者：飛思卡爾半導(dǎo)體公司Prateek Gupta, Priyanka Garg 時(shí)鐘是SOC或塊級(jí)設(shè)計(jì)最重要的組成部分之一，在設(shè)計(jì)概念構(gòu)思/規(guī)劃階段中，需要很好地定義和理解時(shí)鐘的架構(gòu)。單個(gè)SOC擁有各類模塊，如內(nèi)核、閃存、存儲(chǔ)器和外設(shè)，這些模塊需要在不同頻率下運(yùn)行。它們的最大運(yùn)行速率可能受到所使用的實(shí)現(xiàn)技術(shù)、實(shí)施架構(gòu)、功率目標(biāo)、以及IP訪問(wèn)時(shí)間等因素的限制。時(shí)鐘分頻器電路是必不可少的，它可以從主鎖相環(huán)（PLL）/振蕩器時(shí)鐘，或任何系統(tǒng)時(shí)鐘中產(chǎn)生分頻時(shí)鐘，并將不同的分頻時(shí)鐘饋送到不同的器件模塊。由于時(shí)鐘也可以被應(yīng)用驅(qū)動(dòng)，時(shí)鐘分頻器必須是可配置的。需要可配置性的原因有很多，包括： * 以較低的頻率運(yùn)行系統(tǒng)時(shí)鐘，從而減少動(dòng)態(tài)功耗。 * 以高于或低于處理器的頻率運(yùn)行外設(shè)的狀態(tài)機(jī)。 * 設(shè)置發(fā)送/接收外設(shè)幀的波特率。 本文闡述了目前SOC中各種可配置時(shí)鐘分頻器邏輯的實(shí)施方案，強(qiáng)調(diào)了各自的問(wèn)題、優(yōu)勢(shì)及局限性。可配置分頻有各種實(shí)施方案，但是數(shù)字化設(shè)計(jì)行業(yè)中最簡(jiǎn)單且最經(jīng)常使用的實(shí)施方案包括： * 紋波分頻器 * 具有50％占空比的基于Div解碼的2N倍分頻器 * 不具有50％占空比的基于時(shí)鐘門控使能技術(shù)的整數(shù)分頻器 * 具有整數(shù)分頻和50％占空比的基于多路選擇器的分頻器。 紋波分頻器 
圖1：可配置紋波分頻器的電路示意圖。 紋波分頻器是傳統(tǒng)的分頻器，由于它們?cè)诎惭b和保持時(shí)間上有嚴(yán)格的要求，目前的SoC設(shè)計(jì)中通常避免使用這種分頻器。 優(yōu)勢(shì)： * RTL復(fù)雜性最小 * 生成的分頻時(shí)鐘占空比為50％。 局限性： * 時(shí)鐘時(shí)延隨著更高版本分頻時(shí)鐘的應(yīng)用而增加（時(shí)鐘上升沿的延遲大小排列為DIV16> DIV8> DIV4> DIV2> DIV1。） 如果啟動(dòng)時(shí)鐘和捕獲時(shí)鐘從帶不同分頻因子的不同分頻器產(chǎn)生，這個(gè)缺陷可能導(dǎo)致更大的路徑不一致。 例如，設(shè)想一個(gè)帶兩個(gè)紋波分頻器的簡(jiǎn)單時(shí)鐘架構(gòu)（見(jiàn)下圖），其中一個(gè)用于為內(nèi)核提供時(shí)鐘，另一個(gè)用于為閃存提供時(shí)鐘。兩個(gè)時(shí)鐘之間的比例必須是4:1。這會(huì)導(dǎo)致設(shè)計(jì)本身有意想不到的偏差。
圖2：可配置時(shí)鐘示例。 閃存時(shí)延–平臺(tái)時(shí)延= 2個(gè)觸發(fā)器的CK-Q延遲 * 即使有時(shí)鐘樹平衡，也要確保強(qiáng)大的時(shí)序簽收功能，這對(duì)于設(shè)計(jì)進(jìn)入投產(chǎn)階段非常重要。STA工程師需要在四個(gè)不同觸發(fā)器的輸出上定義時(shí)鐘，因?yàn)槊總�(gè)觸發(fā)器都在生成具有不同時(shí)延的時(shí)鐘。這增加了人工工作，需要在設(shè)計(jì)中人工定義并檢查所有可能生成的時(shí)鐘。
基本RTL如下所示：
圖3：Div解碼分頻器實(shí)施。 在需要分頻的輸入時(shí)鐘的每個(gè)上升沿上都更新一次postscale_count寄存器的值。分頻時(shí)鐘可以從postscale_count寄存器的MSB中產(chǎn)生。下一個(gè)計(jì)數(shù)寄存器的值取決于分頻因子。 優(yōu)勢(shì)： * 這類分頻器擁有最簡(jiǎn)單的RTL。 * 它們產(chǎn)生的輸出時(shí)鐘占空比為50％，且不會(huì)像紋波分頻器一樣導(dǎo)致固有偏移，因?yàn)榉诸l時(shí)鐘總產(chǎn)生于一個(gè)點(diǎn)。 局限性： * 這類分頻器僅限于2N倍分頻。 基于時(shí)鐘門控使能的整數(shù)分頻器或穿通分頻器 圖4顯示了一個(gè)簡(jiǎn)單的穿通時(shí)鐘分頻器實(shí)施過(guò)程。
圖4：基于時(shí)鐘門控的分頻器。 圖5顯示了3分頻時(shí)鐘生成的波形圖。 M bit m=log2N(max): M bit m=log2N(max)
圖5：3分頻時(shí)鐘生成的波形圖。 一旦存儲(chǔ)（N-1）寄存器值達(dá)到零，倒數(shù)計(jì)數(shù)器將被初始化。電路中的鎖存器確保“NOR”門輸出產(chǎn)生的使能只有在時(shí)鐘為低時(shí)被傳播到AND門。如果沒(méi)有鎖存器，輸出時(shí)鐘可能產(chǎn)生故障。 優(yōu)勢(shì)： * 對(duì)于基于時(shí)鐘門控的分頻器，RTL是相當(dāng)簡(jiǎn)單的，另外，穿通時(shí)鐘方案顯著減少了高速時(shí)鐘DFT復(fù)雜性。 局限性： * 某些IP，如DDR，要求占空比為50％，這對(duì)于穿通時(shí)鐘是不可能實(shí)現(xiàn)的。 * 從時(shí)鐘上升沿開始到時(shí)鐘下降沿結(jié)束的時(shí)序路徑必須在1/2的時(shí)鐘頻率處相遇，也就是說(shuō)，STA團(tuán)隊(duì)必須在時(shí)鐘架構(gòu)確定前，檢查設(shè)計(jì)中這些關(guān)鍵時(shí)序路徑。 基于多路選擇器的分頻器 基于多路選擇器的分頻器的實(shí)現(xiàn)如下所示，隨附進(jìn)行三分頻時(shí)的波形樣本。基于多路選擇器的分頻器讓時(shí)鐘流經(jīng)2:1多路選擇器的選擇引腳。多路選擇器數(shù)據(jù)引腳的使能值隨著輸入時(shí)鐘切換，使得多路選擇器輸出產(chǎn)生的邏輯正是所需的時(shí)鐘輸出。這類實(shí)施需要一個(gè)重要的條件。在多路選擇器的數(shù)據(jù)輸入端，需要添加額外的時(shí)鐘門控檢查，確保時(shí)鐘分頻器電路正常工作。下面的波形中顯示了時(shí)序檢查。
圖6：基于多路選擇器的分頻器。 以下波形在對(duì)輸入時(shí)鐘進(jìn)行三分頻時(shí)生成。
圖7：3分頻波形。
圖8：時(shí)序檢查。 時(shí)序檢查1是從時(shí)鐘上升沿到時(shí)鐘下降沿的半周期設(shè)置檢查，因此如果輸入時(shí)鐘被鎖定在極高的頻率，這項(xiàng)檢查將至關(guān)重要（例如為最大程度地減少抖動(dòng)，將鎖相環(huán)輸出鎖定在極高的頻率。） RTL復(fù)雜性低，通常由設(shè)計(jì)人員選擇是否采用50％占空比的時(shí)鐘分頻器。 優(yōu)勢(shì)： * 50％占空比的整數(shù)分頻和不具有50％占空比的分?jǐn)?shù)分頻 * 所有生成的時(shí)鐘采用單源引腳（多路選擇器輸出）。 局限性： * 需要部署額外的時(shí)鐘門控檢查，時(shí)序變得至關(guān)重要。 可配置的基于多路選擇器的分頻器作為分?jǐn)?shù)時(shí)鐘分頻器使用 可配置的分?jǐn)?shù)時(shí)鐘分頻器或FCD是基于多路選擇器的分頻器中一個(gè)重要類別。分?jǐn)?shù)時(shí)鐘分頻器的重要特征包括： * 這些分頻器是異步分頻器，分頻器的時(shí)鐘輸出與設(shè)計(jì)中生成的其他時(shí)鐘異步。 * 這些分頻器不具有50％的占空比。 * 輸出時(shí)鐘的最大頻率（fmax）（f /分頻系數(shù)）四舍五入到.5或0 * 輸出時(shí)鐘的最小頻率（fmin）（f/分頻系數(shù)）四舍五入到.5或0 所需的輸出頻率實(shí)際上是許多輸入時(shí)鐘周期中輸出時(shí)鐘的平均頻率。 FCD的概念 舉一個(gè)分?jǐn)?shù)時(shí)鐘分頻的例子，就可以理解FCD的概念。 假設(shè)時(shí)鐘分頻為1.3 - 這樣時(shí)鐘的最小頻率fmin= 1.5，最大頻率fmax= 1 也就是說(shuō)：輸出時(shí)鐘的10個(gè)周期=輸入時(shí)鐘的13個(gè)周期 設(shè)最小頻率的輸出時(shí)鐘周期數(shù)為X 設(shè)最大頻率的輸出時(shí)鐘周期數(shù)為Y 因此 x + y = 10 1.5 x + Y = 13 由此我們解出 x = 6 y =4 這樣，6×1.5=9個(gè)輸入時(shí)鐘周期，將除以1.5， 4個(gè)輸入時(shí)鐘周期將除以1。 1.3分頻的波形圖如下所示。這些分頻器常常用于逐級(jí)時(shí)鐘頻率切換，防止在瞬間出現(xiàn)高電流消耗（這可能導(dǎo)致晶體管的Vdd口出現(xiàn)異常電壓下降或上升，破壞設(shè)計(jì)，并可能引起芯片復(fù)位）。時(shí)鐘頻率的步長(zhǎng)隨著設(shè)計(jì)中每單位時(shí)間允許的最大頻率增加或減少。
圖9：分?jǐn)?shù)時(shí)鐘分頻。 本文結(jié)論 本文向人們展示了目前大多數(shù)設(shè)計(jì)中都使用的基本可配置時(shí)鐘分頻器。盡管實(shí)施方案可能會(huì)有所不同，但是可配置分頻器的基本思路是一致的。由于每種時(shí)鐘分頻器各有優(yōu)點(diǎn)和局限性，設(shè)計(jì)人員在選擇時(shí)鐘分頻器類型時(shí)需要格外注意。雖然穿通時(shí)鐘方案使DFT時(shí)鐘更加簡(jiǎn)單，其占空比局限性給時(shí)序團(tuán)隊(duì)在分頻時(shí)鐘域關(guān)閉關(guān)鍵的半周期路徑時(shí)留下了繁瑣的工作。基于多路選擇器的分頻器提供50％占空比的輸出時(shí)鐘，但可能使DFT時(shí)鐘變得復(fù)雜。因此，如果在設(shè)計(jì)早期，從功能，DFT和時(shí)序方面詳細(xì)了解和分析時(shí)鐘的關(guān)鍵性因素，避免時(shí)鐘架構(gòu)變化，可能會(huì)在之后的時(shí)序收斂階段帶來(lái)意想不到的驚喜。 關(guān)于作者 Prateek Gupta作為飛思卡爾半導(dǎo)體公司的設(shè)計(jì)工程師已經(jīng)有2年多工作經(jīng)驗(yàn)，在物理設(shè)計(jì)團(tuán)隊(duì)中，他專攻靜態(tài)時(shí)序分析。他負(fù)責(zé)90nm和55nm技術(shù)的多個(gè)設(shè)計(jì)模塊的時(shí)序收斂和ECO實(shí)施。 Priyanka Garg在飛思卡爾半導(dǎo)體公司擔(dān)任了一年多的設(shè)計(jì)工程師。目前，她在布局和布線團(tuán)隊(duì)工作。她曾致力于分層和平面SOC設(shè)計(jì)。此外，她還成功制定了55和40 nm技術(shù)的各種時(shí)鐘樹合成戰(zhàn)略。 |
