xilinx spartan-6 FPGA輸入延時(shí)

ly-hust

小弟使用xilinx spartan-6系列的FPGA芯片實(shí)現(xiàn)輸入信號(hào)的延時(shí)，調(diào)用IODELAY2時(shí)出現(xiàn)布線問題，代碼如下，望大神指點(diǎn)一二！！

module delay(rst,datain,dataout);
input datain,rst;
output dataout;
wire dataout;
      IODELAY2 #(
        .COUNTER_WRAPAROUND("STAY_AT_LIMIT"),
        .DATA_RATE("SDR"),
        .DELAY_SRC("IO"),
        .IDELAY2_VALUE(0),
        .IDELAY_MODE("NORMAL"),
        .IDELAY_TYPE("FIXED"),
        .IDELAY_VALUE(200),
        .ODELAY_VALUE(0),
        .SERDES_MODE("NONE"),
        .SIM_TAPDELAY_VALUE(75)
        )
      IODELAY2_U1_inst(
        .BUSY(),
        .DATAOUT(dataout),
        .DATAOUT2(),
        .DOUT(),
        .TOUT(),
        .CAL(1'b0),
        .CE(1'b0),
        .CLK(),
        .IDATAIN(datain),
        .INC(1'b0),
        .IOCLK0(),
        .IOCLK1(),
        .ODATAIN(),
        .RST(rst),
        .T(1'b1)
      );

endmodule

camp

我也來湊個(gè)熱鬧，想學(xué)學(xué)IODELAY2這個(gè)東東。。

yanhao_xj

等待回答！學(xué)學(xué)。