Synopsys推快速原型工具助力SoC設計前期驗證

發布時間：2010-5-10 09:22 發布者：看門狗

EDA大廠Synopsys(新思)日前向中國大陸市場推廣其最新的快速原型系統HAPS-60系列。該公司解決方案營銷總監Lawrence Vivolo表示，由于采用賽靈思Virtex-6 LX760 40nm FPGA器件，新款快速原型設計系統能為SoC設計遞送協同仿真、基于事件的驗證和高速、高容量等新特性，而這些都是傳統原型系統所不具備的。

先進節點工藝的采用和應用需求的提升使當前SoC/ASIC設計日益復雜。一方面，軟件開發成本占整體系統開發的比例增加之態勢，IBS預測在32納米節點芯片開發中軟件開發成本約占總開發成本的70%之強，而硬件成本只占30%。同時，調研機構 Collett國際的數據顯示邏輯和功能實現過程中的確認Bug導致首次流片失敗的比例高達60%。因此，低成本的快速原型工具成為突破傳統開發流程瓶頸的必要手段。

Lawrence Vivolo介紹，通過消化收購Synplicity所獲得的技術與Synopsis仿真技術的結合，全面的HAPS-60快速原型系統的設計流程能加速芯片開發前期的硬件調試和嵌入式軟件開放，而使用戶在面市時間上具有更大優勢。首先，HAPS原型產品可以令SoC開發者節約4－6月的傳統原型搭建時間；HAPS-60中結合了仿真環境，因此在線仿真的實現能使恐怖的軟件仿真時長大為縮短；而在HAPS-60中，System C和RTL混合使用的支持也有效提升軟件仿真和硬件調試的效率。

Lawrence Vivolo聲稱，隨著本土IC設計市場的興旺，快速原型工具除了令用戶具備開發時間上的優勢，成本風險方面的減少將令其在中國本土IC設計中的需求顯著增加。

在容量擴展方面，4器件的HAPS-64板擁有高達1800萬ASIC門。據稱，一般設計可采用3個原型板間的級聯，有經驗的原型開發工程師可能實現5個原型板的級聯，而無太明顯的性能下降。由于采用了HSTDM(高速時分復用)技術，器件間的數據率達到1Gpbs，和能自動實現時間同步，整體性能也比前代HAPS-50產品擁有30%提升。據悉，目前4器件的HAPS-64已為該公司的特定用戶所采用，并將于今年7月面向大眾市場，雙器件的HAPS-62產品將在8月面市，而單器件的HAPS-61也會于年內推出。

作者：Raymond Su

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