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業界首款采用 32nm體硅上實現串行器-解串器（SerDes）IP，對網絡芯片的研發相當重要，并已向主要客戶展示 意法半導體（ST）宣布，針對設計研發最先進的網絡專用集成電路（ASIC）的32nm技術平臺已正式上市。這款全新32nm系統級芯片設計平臺采用意法半導體的32LPH（低功耗高性能）制程，是業內首款采用32nm體硅上實現串行器-解串行器（SerDes） IP。 實現晶圓面積大于200mm2的超大ASIC設計，意法半導體全新的32nm 32LPH ASIC設計平臺可實現前所未有的高性能、高復雜性以及低功耗，同時降低每個功能模塊的尺寸。該平臺可加快針對企業交換機、路由器、服務器以及光交換機和無線基礎設施等高性能應用的下一代網絡ASIC芯片的研發速度。 意法半導體SerDes IP模塊S12是一款擁有知識產權的關鍵器件，并已向幾家主要客戶成功展示。S12 IP模塊對于研發網絡ASIC芯片有關鍵性的影響，在網絡設備設計內實現芯片對芯片、芯片對模塊以及模塊對背板的通信。 采用意法半導體的 32LPH制程技術的首款ASIC原型預計于2011年初上市，并于2011年下半年開始量產。 意法半導體針對網絡應用的32LPH（低功耗高性能）設計平臺可支持多達10個金屬層，以提高芯片布線效率。該平臺基于ISDA聯盟框架協議內開發的 32nm 高K金屬柵工藝，同時整合意法半導體獨有的專用IP和單元，如密度達10-Mbit/mm2的嵌入式DRAM和三重內容尋址存儲器 （TCAM）。 正常情況下，一個SerDes（串行器-解串行器）要在一顆ASIC單芯片內整合多次以上（通常達200次）。該模塊可實現以下串行通信： • 同一印刷電路板上的IC或ASIC之間的通信（芯片對芯片）； • 用于連接遙控設備的ASIC和光纖模塊的通信 （芯片到模塊）； • ASIC和物理層接口模塊（芯片到模塊）； • ASIC和系統背板——背板是設備內部裝有各種系統板卡的物理機架。 S12 IP基于意法半導體經驗證的SerDes架構，可擴展至8條 12.5-Gbit/s收發（Tx/Rx）通道。S12設計優化封裝面積，可使用倒裝片BGA封裝。意法半導體將很快推出傳輸速度高達14-Gbit/s的 S14 IP。 |
