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作者：一博科技SI工程師張吉權 摘要：從系統角度看，隨著系統信號速率25Gbps即將到來和未來更高高速率的發展，SerDes（高速串行）信號通道上一個很小阻抗不連續的問題都會帶來反射，串擾，模態轉換和其它一些影響。這些SI（信號完整性）帶來的問題將會使得系統出問題的風險大大增加。AC耦合電容以往被視為對系統影響很小，設計比較隨意，但隨著10Gbps以及跟高的信號速率，不好的AC耦合電容設計帶來的問題將不可忽視。 1.引言 SERDES（串行信號）差分通道上通常都有AC耦合電容。每個電容本身，電容的扇出引線和電容換層過孔都是一個阻抗不連續點。高速串行信號對于阻抗一致性提出非常高的要求，如果阻抗匹配不好將會帶來反射，最后影響整個通道的IL （插損）, RL（回損）, Jitter（抖動）以及 BER（誤碼率），最終影響整個通道性能。本文從AC耦合電容pad處理以及扇出走線來分析AC耦合電容的設計對通道SI影響。 2.AC耦合電容位置及容值大小 一般來講AC耦合電容的位置和容值大小都是由信號的協議或者芯片供應商去提供，對于不同信號和不同芯片，其位置和容值大小都是不一樣的。比如PCIE信號要求AC耦合電容靠近通道的發送端，SATA信號要求AC耦合電容靠近連接器處，對于10GBASE-KR信號要求AC耦合電容靠近信號通道的接收端。 
圖2.1 10BASE-KR信號AC耦合電容規范
圖2.2 PCIE協議對AC耦合電容規范
圖2.3 Intel Romley平臺SATA信號AC耦合電容位置 圖1到圖3例舉了PCIE ,SATA和KR信號對AC耦合電容位置和容值大小的要求，都各不相同，設計者在設計不同的SerDes信號對于AC耦合電容需要熟悉各類串行信號的協議，理解各信號協議對AC耦合電容的要求，同時需要理解具體芯片對AC耦合電容的要求。 3.仿真優化 3.1.AC耦合電容pad有完整參考面 仿真層疊采用如圖3.1所示的6層板層疊，表底層和art04層為走線層，GND1,Art03層和GND5都為參考地平面層。電容pad走在表層，參考第二層的GND平面。如果考慮pad阻抗對pad做優化，會在pad正下方的第二層GND掏空，電容pad將參考第三層的GND平面。
圖3.1 仿真層疊 仿真電容信息如下： 電容尺寸：0402封裝 pad尺寸：square 20mil*20mil 電容容值：100nf
圖3.2 電容pad仿真模型 在仿真時候，端口兩邊各向外延時1000mil線長以方便更好的觀察電容pad阻抗不連續性。電容pad TDR仿真結果如下圖3.3所示：
圖3.3 TDR仿真曲線 在上圖中比較平滑的部分為差分線阻抗，中間凹陷下去的地方為電容pad處的阻抗。可以看出差分線的設計阻抗為100ohm，電容pad處由于pad的寬度為20mil，大于走線寬度，而阻抗和線寬是成反比的一種關系，因此pad處阻抗會變小。從圖3.3看出在此層疊結構下pad處阻抗約為92ohm。
圖3.4 插損回損曲線 插損和回損曲線是SerDes信號很重要的系數指標，插損曲線和回損曲線可以很好反應通道損耗以及阻抗不連續性。仿真插損曲線和回損曲線如上圖3.4所示。插損和回損曲線可以和后續優化后的曲線做一個簡單的對比。 3.2.AC耦合電容pad參考面掏空優化 仿真層疊和電容參數和上面完全一樣。板子的層疊結構以及板材的介電常數都一定。要增大pad處的阻抗，可以使pad和參考面的距離增大。因此可以把pad正下方的GND2給掏空，電容pad就參考了Art03層的電源平面，這樣阻抗就會變大。
圖3.5參考面挖空優化仿真建模 挖空需要挖多大合適呢？傳統2D阻抗計算軟件無法準確計算出此種情況下的阻抗，采用3D電磁場仿真軟件可以準確計算此種情況下的阻抗。對圖3.5挖空區域做參數掃描，加上挖空區域為以坐標軸為中心的矩形，長從0到80mil每10mil取一點，寬從0mil到80mil沒10mil取一個點。這樣一共有64中情況，對這64種情況進行分析的結果如下圖3.6所示：
圖3.6 TDR掃描結果 從上圖3.6可以看出，不同挖空形狀對阻抗的影響還是較大。選擇一個TDR曲線最平滑的情況，如上圖中綠色曲線，可以看出綠色曲線和差分線的阻抗匹配非常好，都幾乎為100ohm。去查看挖空面積的參數，長為50mil，寬為70mil的一個矩形，也就是挖空的形狀為和電容長度相等，和兩個電容并排的寬度稍微寬一點。這樣的設計會讓通道的阻抗一致性最好。 阻抗通道的一致性越好，其反射會越小，從而帶來了插損和回損曲線的改善，最終會使整個系統工作更穩定，下圖3.7和圖3.8分別為通道的插損和回損曲線的掃描結果。
圖3.7 插損掃描結果 插損是對信號經過通道能傳輸部分一個考量，對于PCB串行信號來講，通常情況下通道插損越小越好，也就是插損曲線越接近0越好。比如對于高速背板，由于走線長，經過連接器和過孔換層，通道的插損就會越大，那么通道就越需要做設計優化以改善通道的插損曲線。 從圖3.7可以看出，在2.5Ghz之前，各種情況下的插損曲線幾乎重合，電容pad不同的設計對通道的插損幾乎沒有影響，這也是為什么以前速率較低情況下，AC耦合電容pad設計會比較隨意。但隨著頻率的升高，電容pad之間的偏差會越來越大。能夠通過優化電容pad改善通道插損的空間越來越大。綠色插損曲線對應TDR曲線最平滑的那條直線，可以看出在0到20Ghz整個頻段內，插損都最接近于0。因此從插損的角度看，這種掏空設計也是最優的設計。
圖3.8 回損掃描結果 回損是對信號傳輸時候遇到阻抗不連續反射回源端信號的度量。從能量守恒看反射越多傳輸到接收芯片的就越少。因此在設計的時候都盡量使回損曲線遠離0。從回損曲線看，不同設計差別同樣很大，綠色的曲線同樣對應TDR曲線最平滑的情況。從回損看，也是此種設計較優。 3.3.AC耦合電容位置不對稱 差分信號在設計時候需要盡量做到對稱，任何不對稱的因素都會使得部分差分信號轉換為共模信號。對于共模信號而言，信號和參考面的耦合和回流路徑一旦處理不好，都會成為EMI的潛在威脅。
圖3.9 AC耦合電容不對稱 通過仿真可以明顯看到不對稱的電容擺放會帶來更多的共模信號，而不對稱擺放對插損回損影響不大。
圖3.10插損和回損結果 圖3.10為電容對稱和不對稱擺放的一個對比結果，紅色為對稱擺放，藍色為不對稱，可以看到插損曲線幾乎重合，回損曲線只有很細微的差別。總的來說插損和回損影響都不是很大。
圖3.11 差模轉共模 圖3.11為電容對稱和不對稱擺放的差模轉共模一個對比，同樣紅色為對稱擺放，藍色為不對稱，可以看出不對稱將帶來更多共模信號，將對EMI帶來潛在的威脅。 3.4.時域波形對比 時域波形是判斷信號質量好壞最直觀的表現。通過對AC耦合電容pad優化，最終會體現在時域波形的改善上。圖3.12和圖3.13是引用DNI的文檔。
圖3.12 DNI關于電容優化
圖3.13 DNI電容優化后時域波形改善 從圖13可以看出，通過對電容pad優化可以對眼圖以及浴盆曲線都會有所改善。浴盆曲線直接體現了在相同眼寬的情況下誤碼率更低。更低的誤碼率從而保證了系統工作更加穩定。 小結 本文分析了AC耦合電容的pad優化對阻抗TDR曲線，IL&RL，差模轉共模以及時域眼圖分析可以得出，在更高速度SerDes信號中，AC耦合電容pad優化會改善通道的性能參數。在設計時候豐富的工程經驗加上3D電磁場仿真軟件可以準確的優化AC耦合電容的pad，使電容pad和傳輸線以及過孔阻抗一致性最好，使得設計的產品更能滿足設計需求。 |
