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1 引言 直接數字合成(DDS)頻率源由于頻率分辨率高、變換速度快，在通信、遙感測量、雷達等領域具有廣闊的應用前景，但采用DDS技術制作的頻率合成器在使用中還必須解決低相位噪聲和抑制雜散等問題，尤其當采用倍頻、變頻等方法將頻率提高到微波頻段后，該問題顯得更加突出，此外還必須面對實現寬頻帶和降低成本的問題。 鎖相環（PLL）電路對輸入信號相當于一個窄帶跟蹤濾波器，因此將DDS輸出信號作為參考信號驅動一個PLL后不但可以大大抑制雜散信號，還可以方便地將頻率信號倍頻提高，但采取該方法會使輸出信號的相位噪聲惡化。而如果在環路中將壓控振蕩器(VCO)的輸出信號作為DDS的輸入信號，DDS在電路中就成為一個分辨率極高的分頻器，不僅能利用環路實現雜散抑制，同時也可使輸出信號的相位噪聲降低，而且由于不必采用高頻晶體振蕩器，系統成本也會大大降低，并很容易使整個電路采用混合電路工藝進行系統集成。 2 電路原理 DDS的工作原理如圖1所示。頻率控制字首先送入相位累加器中進行累加，然后通過正弦查表得到所需輸出幅度的量化數值，最后將此數字幅度值送到D/A電路中，轉換為頻率的模擬幅度，如此周而復始，在DDS的輸出就產生了所需頻率信號的波形。DDS電路需要輸入一個高的參考信號頻率，而輸出信號頻率可以從直流一直到接近參考信號頻率的一半，當相位累加器的位數足夠高時，DDS的輸出頻率近乎連續。 DDS作為分頻器在PLL中應用的電路原理如圖2所示。其特點是VCO輸出信號作為參考信號提供給DDS，通過改變頻率控制碼改變輸出頻率（實際就是改變了輸入輸出頻率比），由于PLL的頻率鎖定作用，VCO會被鎖在一個頻率上，以使DDS輸出信號等于參考頻率，此時DDS在環路中的作用就是一個可以實現非整數分頻比的高精度分頻器。 3 降低輸出信號雜散電平 DDS的一個缺點是其較高的雜散電平，而D/A 變換器的性能是影響DDS輸出頻譜純度的關鍵，通常D/A位數越多輸出波形越好，在頻譜中信號純度也就越好。但由于制作成本和工藝水平的限制，尤其當時鐘頻率很高時D/A位數不可能很多，而對于單片DDS電路其內部就更難集成高位數D/A，且目前可供選擇的產品也很有限，因此只能在電路的設計和使用中采取其他措施來降低雜散電平。 在電路設計中降低雜散采取的措施，首先是在 DDS的輸出加入帶通濾波器濾掉離中心頻率較遠處的雜波，尤其是參考泄漏、鏡像頻率和諧波信號等幅度較強的信號，以免其對后面電路的工作產生影響；其次是將濾波后的信號波形進行整形，并經分頻器再次分頻后再進行鑒相，以進一步降低干擾信號。經過上述處理后，由于PLL窄帶跟蹤濾波器的特性，頻率合成器輸出信號的頻譜已經相當純凈，在中心頻率遠離鎖相環路帶寬以外的地方雜波抑制可達-80dBc以上。 但PLL對環路帶寬以內或附近的雜波信號卻毫無抑制作用，反而環路帶寬以內的雜波抑制度還會隨分頻比 N的增加以20LogN的dB數惡化，因此一旦在某些頻率上DDS輸出信號近端出現雜波，就會使合成器的輸出信號雜波抑制也大大惡化。我們找到了一些輸出信號近端雜波比較大的頻率點，并用輸出頻譜純凈的信號源作為時鐘測試，果然DDS 輸出信號近端也出現有雜波，當時鐘頻率改變或更換DDS輸出頻率，近端雜波的狀態隨之改變。 為降低近端雜散，將頻率合成器改進為圖3的電路，這樣當輸出信號近端雜波較大時，就可以通過改變分頻器M的分頻比 NM和DDS控制碼，調整DDS輸出頻率M×fr 到某一近端雜波較低的頻率，從而保證輸出信號的雜波抑制度。 DDS輸出信號的雜波主要是由于D/A變換時波形截斷產生的，我們采用Matlab軟件編寫了DDS輸出頻率及其近端頻譜分析程序，找到頻帶內在輸出信號±200kHz范圍內出現的最大雜波譜功率與時鐘頻率之間的關系，并以此確定PLL鑒相頻率和 DDS輸出頻率以及分頻器M的最佳分頻比NM 的組合值，使頻率合成器輸出雜波最低。 4 環路參數分析 PLL環路階數增加可以在同樣環路帶寬的條件下提高帶外抑制度，但增加了電路分析和設計的難度。在本設計中采用三階有源濾波器設計，電路如圖4所示，三階環路對相位余量和環路穩定性的分析十分方便。 理想的三階環路參數計算公式為： T3= (secf -tanf)/w0 T2=2tanf/ w0 T1=Kp Kv/Nw02 ×(1+sinf)/cosf 其中w0＝2p f0表示環路帶寬，f為環路的相位余量， Kp為鑒相增益，Kv為VCO的電調靈敏度。根據環路帶寬和相位余量要求就可以計算出所需元件的參數。 要保證環路工作穩定并具有良好的帶內特性，環路必須保證有一定的相位余量，一般設計應在45°左右或更大一些。在通常的PLL設計中，由于分頻器、鑒相器的延遲時間很短，在環路帶寬不是很寬同時分頻比 N較大的情況下對環路影響很小，一般可以不必考慮。但在本電路中，DDS在環路中作為分頻器使用，同時電路中還存在濾波器等電路，這些都會給環路帶來時延并對相位余量帶來影響，因此設計相位余量還必須增大。 5 研制結果 按照以上方法我們設計了一個小型化、低雜散、高精度的頻率源。電路中DDS采用AD公司生產的AD9851 [1]，其頻率控制字位數為32位，內部集成D/A的位數為10位，經測試其在輸出頻率20MHz時偏離載頻1kHz處的殘留相位噪聲約為-120dBc/Hz左右，在3.3V電源電壓下工作頻率為125MHz；鎖相環路采用Peregrine公司的產品PE3236，VCO則參照13所生產的MVCO系列產品的電路形式直接制作在電路板上，同時選用10MHz的溫補晶振作為參考信號。以上幾種器件都具有很高的性價比，同時也是在國內普遍使用且很具代表性的電路，實現小型化設計也比較容易。 根據對DDS雜散分析和鎖相環路設計的結果，環路鑒相頻率確定為5MHz，DDS設計輸出15，20MHz兩個頻率，因此DDS后分頻器的分頻比 NM的值為3或4，環路帶寬設計為50kHz，相位余量設計為60°。 該頻率源輸出頻率范圍為70～110MHz，頻率步進小于1Hz，輸出信號雜散電平小于-60dBc，相位噪聲指標在偏離載頻1kHz處大約為 -105dBc/Hz，而在偏離載頻10kHz處達到了-115dBc/Hz以下。 圖5和圖6給出同樣頻率下改變N M取值頻率源輸出信號的近端頻譜特性的對比結果，圖5為DDS后接分頻器分頻比NM =4時輸出信號的頻譜，圖6為分頻器分頻比NM =3時輸出信號的頻譜，可以看出雜波抑制指標改善超過10dB以上。進一步試驗表明，通過降低鑒相頻率、增加NM值并擴大M的優化取值范圍，雜波抑制可以小于-70dBc。 6 結束語 在PLL電路中采用DDS作分頻器制作的頻率合成器可以實現寬頻帶、低相噪、高雜波抑制度、細頻率步進輸出。其電路簡單，易于實現小型化，非常適合應用在對性能價格比有較高要求的通信及測量設備中，將來還可以通過采用LTCC等技術方便的將整個頻率源及控制電路全部集成在一起。 |
