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人們對更小巧、更高效CPU的青睞，促使互補式金屬氧化物半導體(CMOS)的制造工藝達到了納米級。但這些精良制造工藝涉及的電源縮放和器件漏電等問題給精密模擬電路帶來了不利影響，致使研究人員需要開發可以實現傳統模擬密集型功能的高度數字化替代性架構(參考文獻1,2)。模擬域的“數字化”將最終延伸至廣大的業余愛好者，他們將越來越難找到簡單的模擬器件。早在1973年，飛兆半導體公司的應用指南就已經預測了這個驚人的趨勢(參考文獻3)。然而，在這份應用指南中所提供的運算放大器類電路示例均未提供差分輸入信息。本設計實例意在填補這個空白，對具備真正差分輸入和近似軌到軌輸出擺幅能力的二級運算放大器進行演示。實例中的運算放大器通過5V單電源供電。 圖1顯示的是一個二級運算放大器的完整實現，該運算放大器僅使用了四個CD4049UBE六反相器、一個電阻器和一個電容器(參考文獻4)。請注意，圖中U2的引腳8(GND)處于懸空狀態，而U3的引腳1(VCC)也處于懸空狀態。U2中的并聯反相器的輸出端與U1的VCC引腳相連，而U3中的反相器的輸出端則與U1的GND引腳相連。 圖1：二級運算放大器的完整實現。 圖2顯示的最終電路的晶體管級功能原理圖，該電路的外部晶體管已被移除。電路的第一級取自參考文獻5中的電路，以實現從差分到單端的轉換。U2反相器內的P溝道金屬氧化物半導體(PMOS)器件充當電流源，而U3反相器內的N溝道金屬氧化物半導體(NMOS)則作為電流阱。由于PMOS和NMOS的強度不對等，在過去所采用的方法是用不同數量的電流源和電流阱把共模范圍拉伸至中等大小。 圖2：晶體管級功能原理圖。 U1中的變頻器充當雙gm差分對。因為電路的第一級僅有介于25dB和30dB之間的增益，故增加了第二級。由于兩級的帶寬類似，因此采用標準補償技術來保證整體的穩定性。請注意，任何合理的反饋組態都必然會將第二級帶入線性范圍，由此無需應用可減少增益的局部分流電阻器。 轉到下一頁 表1中列出了運算放大器原型的大致規格。盡管運算放大器有差分輸入，但并沒有太大的共模抑制。從另一方面來說，該運算放大器的增益帶寬要大于典型的LM741運算放大器的增益帶寬。 該設計若采用CD4069UB和74HCU04這兩種器件應當能夠同樣好地工作，盡管U2和U3中器件的比率可能會改變，從而使具有不同驅動強度的晶體管的共模范圍重新回到中心位置。而唯一的關鍵點是反相器是無緩沖的，否則每個增益級會變成一個三級環形振蕩器。 圖3：測得的開環放大器的增益幅度響應。 圖4：電壓緩沖器組態的大信號階躍響應，顯示了帶有缺陷的零點取消的某些過沖特點。 圖5：基于5V單電源的接近實際應用的軌到軌運行(運算放大器配置的非反相增益為11)。 圖6：利用萬用板制成的原型。 參考文獻 [1] Taylor, G., and I. Galton," A reconfigurable mostly-digital ADC with a worst-case FOM of 160 dB",Symp. VLSI Circuits Dig. 2012. [2] Murmann, Boris, and Bernhard E. Boser, "A 12-bit 75-MS/s pipelined ADC using open-loop residue amplification", Solid-State Circuits, IEEE Journal of 38.12 (2003): 2040-2050. [3] Fairchild Semiconductor, Appl. Note 88, “CMOS Linear Applications”, Jul. 1973 [revised Apr. 2003]. [4] Texas Instruments, "CMOS Hex Buffer/Converter, CD4049UB/CD4050B datasheet", Aug. 1998 [revised May 2004]. [5] Bazes, Mel, "Two novel fully complementary self-biased CMOS differential amplifiers" Solid-State Circuits, IEEE Journal of 26.2 (1991): 165-168. 原文作者：Colin Weltin-Wu |
