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新版套件包括Vivado實驗室版本、加速仿真流程、交互式CDC分析和先進的SDK系統性能分析 賽靈思推出可加速系統驗證的Vivado設計套件2015.1版。該版本具備多項可加速全可編程FPGA和SoC開發及部署的主要先進功能。全新版本包含Vivado實驗室版本 （Vivado Lab Edition）、加速的Vivado仿真器與第三方仿真流程、交互式跨時鐘域（CDC）分析以及賽靈思軟件開發套件（SDK）提供的系統性能分析。 全新的Vivado實驗室版本 Vivado實驗室版本是一款免費的輕量級Vivado設計套件的編程與調試版本。該實驗室版本包含Vivado器件編程器、Vivado邏輯與串行I/O分析器以及內存調試工具，專門針對無需全功能Vivado設計套件的實驗室環境。Vivado實驗室版本是比全功能Vivado設計套件小75%的簡易版，大幅縮短了實驗室的設置時間，并減少了系統內存需求。對需要通過以太網進行遠程調試或編程的設計團隊來說，Vivado 設計套件2015.1版還提供了獨立的硬件服務器，其大小還不到完整版Vivado設計版本的1%。 Vivado仿真器及第三方仿真流程 Vivado設計套件2015.1版還提升了仿真流程，可將LogiCORE™IP編譯時間縮短2倍以上，讓整體仿真性能比此前版本快20%。新版本還全面集成了賽靈思聯盟計劃成員Aldec、Cadence Design Systems、Mentor Graphics和Synopsys所提供的仿真流程。 Aldec公司的CEOStanley Hyduke博士表示：“利用賽靈思Vivado 工具指令語言（Tcl）存儲基礎架構，Aldec現在能在Vivado設計套件中全面集成Riviera-PRO和Active-HDL。這種獨特的集成功能將給客戶帶來極為簡便的易用性優勢�！� 交互式跨時鐘域分析 賽靈思還提供交互式CDC分析功能，進一步擴展了其先進的驗證功能組合。該功能支持設計人員在設計早期階段調試CDC問題，從而減少了昂貴的系統內調試周期，提升了生產力。結合Vivado設計套件的交互式時序分析和交叉探測特性，CDC分析功能可提供強大的時序分析和調試功能，并加速產品上市進程。 賽靈思SDK加入先進的系統內性能分析與驗證功能 為加速開發Zynq®-7000全可編程SoC，賽靈思針對裸機和Linux應用擴展了其系統性能分析工具套件。賽靈思SDK現使嵌入式軟件開發人員能夠分析其SoC設計的性能和帶寬，包括處理器子系統（PS）的關鍵性能參數，以及PS、可編程邏輯（PL）和外部存儲器之間的帶寬分析。采用AXI流量生成器的系統建模設計則可用于Zynq-7000全可編程SoC ZC702和ZC706評估板。 供貨情況 Vivado設計套件2015.1版可為賽靈思7系列FPGA與SoC以及UltraScale器件提供支持，現已開始供貨。歡迎在以下網址下載Vivado設計套件2015.1版：china.xilinx.com/download。如需了解更多信息，歡迎觀看Vivado 2015.1最新消息的快速入門視頻，報名參加培訓，并充分利用UltraFast設計方法以及基于Vivado設計套件的目標參考設計，從而快速提高生產力。 |
