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經(jīng)硅驗證的、兼容的DesignWare IP使工作功耗小于5 mW/Gb/Lane并使待機功耗小于10uW/Lane 新思科技（Synopsys）推出業(yè)界功耗最低的、兼容PCI Express（PCIe）3.1規(guī)范的控制器和PHY知識產(chǎn)權（IP）解決方案，它們可以同時極大地降低移動系統(tǒng)級芯片（SoC）的工作和待機功耗。經(jīng)硅驗證的Synopsys DesignWare PCIe 3.1 IP支持L1低功耗狀態(tài)，并采用電源開關、分段電源層以及低待機功耗等電源門控技術，使待機功耗低于10 uW/lane。此外，正常供電時，這種新型發(fā)送器設計和均衡旁路方案使工作功耗低于5mW/Gb/lane，同時還滿足了PCIe 3.1電氣規(guī)范。通過提供一種專為提供最低功耗而優(yōu)化的PCIe控制器和PHY IP解決方案，Synopsys使設計人員能夠把主要的功能集成到其SoC之中，同時延長移動設備的電池續(xù)航時間。 “作為一家加入PCI-SIG已超過十年的成員，Synopsys一直在致力于PCIe技術的發(fā)展，”PCI-SIG主席兼總裁Al Yanes表示。“帶有低功耗PCIe架構的IP解決方案的SoC產(chǎn)品，支持了移動領域的應用。” 支持PCIe 3.1技術的DesignWare PHY IP超越了必需的PCIe通道性能，它采用了多鎖相環(huán)（MPLL）、前饋均衡（FFE）、連續(xù)時間線性均衡（CTLE）和可編程決策反饋均衡（DFE）等技術來提高高損耗和不穩(wěn)定通道中的信號完整性。與分離式基準時鐘（Refclk）無關的擴展頻譜時鐘（SRIS）、參考時鐘轉(zhuǎn)發(fā)、PCI Express架構聚集和二分等功能為高速SoC提供了靈活性和可擴展性。PHY支持自動測試設備（ATE）的測試功能、小面積和可選的引線鍵合封裝等功能降低了整體BOM成本。 作為完整解決方案的一部分，針對PCI Express 3.1規(guī)范的DesignWare控制器IP支持L1低功耗狀態(tài)、分段電源以及低待機功耗等功能，使待機模式中的漏電功耗降低高達95%，同時，其非常短的退出延遲，支持更短的喚醒時間。為了降低工作功耗，該控制器支持系統(tǒng)級電源管理功能，包括延遲容忍報告（LTR）、優(yōu)化的緩沖器刷新/填滿（OBFF）和動態(tài)功率調(diào)整（DPA）。此外，Synopsys用于PCIe架構的驗證IP（VIP）與System Verilog源代碼測試套件結(jié)合在一起，可以支持低功耗場景的驗證。該VIP提供控制方式進出和切換低功耗子狀態(tài)。它監(jiān)控低功耗的狀態(tài)，同時測試套件提供了一套專用的測試方法來驗證L1低功耗狀態(tài)的功能。 “更多的功能、更快的性能和更長的電池壽命，正在驅(qū)動著消費電子市場中移動設備的演進發(fā)展，”Synopsys IP和原型營銷副總裁John Koeter表示。“通過為業(yè)界提供最低功耗的PCI Express IP解決方案，Synopsys正在幫助設計人員滿足當今移動應用的嚴苛技術要求，并縮短它們的上市時間。” 供貨 用于PCIe 3.1技術的低功耗DesignWare控制器和PHY IP現(xiàn)在已可以供貨。用于PCIe 3.1架構的驗證IP以及用于PCIe 3.1根組件和PCIe 3.1端點的DesignWare IP 原型設計套件現(xiàn)在也開始供貨。 關于DesignWare IP 新思科技（Synopsys）是一家為各種SoC設計提供高質(zhì)量的、并經(jīng)硅驗證的IP解決方案的領先供應商，其豐富的DesignWare IP產(chǎn)品組合包括各種邏輯庫、嵌入式存儲器、嵌入式測試、模擬IP、完整的接口IP解決方案（包括控制器、PHY和下一代驗證IP）、嵌入式處理器和子系統(tǒng)。為了加速原型設計、軟件開發(fā)以及在SoC中集成IP，Synopsys的IP Accelerated 計劃提供IP原型設計套件、IP軟件開發(fā)套件以及IP子系統(tǒng)。Synopsys在IP質(zhì)量、全面技術支持以及穩(wěn)健IP開發(fā)方法方面的大量投資，使設計師能夠降低集成風險，同時縮短上市時間。如需了解更多有關DesignWare IP的信息，請訪問：http://www.synopsys.com/designware。 |
