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當前，有一些微處理器將CAN控制器嵌入到系統之中，但是仍有大量人們比較熟悉的微處理器并不帶有CAN控制器。采用微處理器和CAN控制器組合的設計成為必要，而且，CAN控制器具有完成CAN總線通信協議所要求的全部必要功能，因此，CAN控制器與其它微處理器的接口設計成為設計CAN總線系統的首要工作。本文重點介紹以SHARC DSP為核心的、基于SJA1000的CAN總線接口設計。 SJA1000簡介 SJA1000是一種獨立的CAN控制器，用于移動目標和一般工業環境中的控制器局域網絡(CAN)。它是Philips公司早期CAN控制器PCA82C200(Basic CAN)的替代品，而且增加了一種新的工作模式(PeliCAN)，這種模式支持具有很多新功能的CAN2.0B協議。 SJA1000與微處理器的接口主要由8根數據和地址分時復用線完成：AD0"AD7、ALE/AS、、/E、、、MODE和，其中MODE為接口方式選擇信號，可設置成Intel方式或Motorola方式。兩者的區別在于：Intel模式下，處理器對SJA1000寫時，用、作為讀、寫數據信號，ALE下降沿鎖存地址(此時地址信號要保證基本的建立保持時間)，僅在讀、寫數據時為低；Motorola模式下，讀、寫信號用區分(高電平讀、低電平寫)，用/E選通數據(下降沿鎖存)，AS和CS類似于Intel的ALE和。目前流行的MCS51/96系列單片機提供了方便快捷的直接Intel方式接口，出于普遍性的考慮，本文以下的接口設計都是基于Intel模式的。 DSP的接口信號和時序 與早期的處理器不同，DSP芯片的片外引腳都采用地址線和數據線分離的設計方法，不再使用地址數據分時復用線，也沒有ALE信號，這樣就給CAN控制器與DSP的接口帶來一定困難，且不同的DSP外部引腳和時序也略有區別。要設計CAN控制器與DSP的接口，首先必須比較DSP與CAN控制器的時序。 本文選用的DSP為ADSP21062，主頻為40MHz，單周期(零等待)訪問存儲器時，要求存儲器的響應(讀或寫)周期小于17ns，但許多存儲器或外設的響應速度沒有這么快，于是就要通過加等待來延長訪問時間。ADSP2106x支持兩種等待方式，即內等待(軟等待)和外等待(硬等待)。 SJA1000和CAN總線的連接 選擇82C250作為收發器，選擇6N137高速光電隔離器實現系統和CAN總線的隔離。其連接方法如圖1所示。這種設計既能做好電氣隔離，又能保證數據的傳輸速度。 圖1 SJA1000和CAN總線的連接 CAN控制器與DSP的接口設計方法 SJA1000的數據和地址信號為分時復用，而DSP為數據、地址信號分離的結構，而且DSP不提供ALE信號，設計的關鍵就是DSP要把SJA1000的地址當成數據寫入并同時產生ALE信號。分析讀寫信號所要求的最短有效時間，由于讀低電平到數據有效的時間最長為50ns，所以要保證讀信號有效時間至少50ns，ADSP21062在用2個軟等待時，其低電平時間為62.5ns(25ns/2+2×25ns)，剛好能滿足要求。 ADSP21062和SJA1000接口的簡化設計 在外圍設備連接不多的情況下，接口電路可以使用幾個邏輯門實現。由于訪問外部數據時，數據總線的低16位未用，所以使用的數據線從DATA16起始。當Flag1＝1時，SJA1000的WR始終為1，其ALE為DSP的WR的反向，當DSP把地址當成數據寫入SJA1000時，低電平DSP的WR信號會轉換成高電平的ALE，并在ALE的下降沿把數據鎖存。當Flag1＝0時，ALE始終為0，無地址鎖存操作。SJA1000的WR直接受DSP的WR信號控制。由Flag2直接控制CS。其連接如圖2所示。 ADSP21062和SJA1000簡化接口設計的相應程序如下： 1) ＃define CANADDR 0x400000 2) bit set mode2 FLG1O|FLG2O; //設置Flag1，Flag2為輸出 3) r1=0x00047800; dm(SYSCON)=r0; //設置外部空間大小 4) r0=0x21a8c429;dm (WAIT)=r0; //用2個軟等待訪問MS0 5) bit set astat ASTAT_FLG1; //Flag1=1, 6) r0=addr;dm(CANADDR)=r0;//寫入要訪問的SJA1000的內部地址 7) bit clr astat ASTAT_FLG1; //Flag1=0 8) bit clrastat ASTAT_FLG2; //Flag2=0,CS=0 9) i0=CANADDR;r0=dm(i0,0); //讀取SJA1000相應地址的數據 10) r1=3;dm(i0,0)=r1; //寫入數據到SJA1000相應地址 11) bit set astat ASTAT_FLG2; //Flag2=1,CS=1，5 為說明方便，對各條指令編號。運行指令5、7、8、11各花費25ns，運行指令6、9、10各花費100ns，所以完成一次讀或寫需300ns。 基于CPLD的ADSP21062和SJA1000接口設計 在連接多個外圍設備時，其譯碼電路比較復雜，可以使用CPLD完成邏輯譯碼控制。利用地址數據信號產生CAN的ALE、CS等信號。其優點在于使用多個總線設備時，可用一片CPLD完成所有總線設備的譯碼，這種方法有更好的適用性。其連接方法如圖3所示。 圖3 基于CPLD的ADSP21062和SJA1000設計圖 DSP的程序設計如下： 1) #define CANNCS 0x400100 //清CANCS的地址，對此地址操作使CAN的CS無效 2) #define CANCS 0x400200//置CANCS的地址，對此地址操作使CAN的CS有效 3) #define CANALE 0x400500 //置CANALE的地址，對此地址操作使CAN的ALE可變化 4) #define CANNALE 0x400600 //清CANALE的地址，對此地址操作使CAN的ALE恒為低 5) #define CANRW 0x400900 //對此地址操作完成CAN數據的讀、寫 6) r1=0x00047800; dm(SYSCON)=r0;//設置外部空間大小 7) r0=0x21a8c429;dm (WAIT)=r0; //用2個軟等待訪問MS0 8) r7=0x07;dm(CANALE)=r7; //ALEhigh＝1，CANALE為CANWE的取反 9) r4=addr;dm(CANRW)=r4; //寫入要訪問的SJA1000的內部寄存器空間地址 10) r7=dm(CANNALE); //ALEhigh=0，CANALE總為0 11) r7=0x07;dm(CANCS)=r7; //CANCS＝0 12) r3=dm(CANRW); //讀取SJA1000相應地址的數據 13) r1=3;dm(CANRW)=r1; //寫入數據到SJA1000相應地址 14) r7=dm(CANNCS); //CANCS＝1 運行指令8、9、11、13各花費100ns，運行指令10、12、14各花費75ns，所以完成一次讀或寫需525ns。速度比前文的簡化設計要慢一點，但這種設計更利于擴展，適合于多個外設接口，同時節省了兩個Flag引腳。當SJA1000工作在最大傳輸速度1Mbit/s時，由于在一個數據幀中會插入約42bit其它幀信號，所以完成8bit傳輸的時間約為50s。前兩種設計的速度分別是其167倍和95倍。所以這兩種設計都能滿足SJA1000的傳輸速度要求。 CPLD程序設計 圖4 CPLD的邏輯圖 圖4中，用74138進行譯碼，生成ALE、CS等信號。當執行指令6時，設置了外部空間的大小，在訪問地址0x400000～0x4fffff時會使能MS0，74138的G2AN將有效。當地址A11"A8=0001，Y1N＝0，CANCS的清零由DSP的RD控制，RD信號的低電平將使CANCS＝0，指令11完成此功能。當地址A11"A8=0010，數據D19"D16＝1000，則Y2N=0，DSP的WR信號的將使CANCS=1，指令14完成此功能；當地址A11"A8=0101，數據D19"D16=0111，則Y5N＝0，DSP的WR信號沿將使ALEhigh＝1，此時CANWE始終保持1，CANALE為WR取反，指令8完成此功能；當地址A11"A8=0110，則Y6N＝0，RD信號的低電平將使ALEhigh=0，此時CANALE始終保持0，CANWE為WR，指令10完成此功能。 ADSP21062僅有3個外部中斷，在掛多個外設時就顯得資源緊張。圖4中，低電平有效或下降沿有效的中斷信號可以用與的關系連接到一個中斷上，DSP在響應中斷后，讀相應的多個外設，判斷是來自哪一個外設，這樣就可以擴展更多的中斷。 結語 SJA1000接口為地址/數據復用模式,DSP處理器通常為地址/數據總線分離的結構，本文提供了兩種不同接口的思路和方法。測試表明，這種方法確實可行，傳輸效率高。 |
