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1 經典采樣理論 模擬世界與數字世界相互轉換的理論基礎是抽樣定理。抽樣定理告訴我們，如果是帶限的連續信號，且樣本取得足夠密(采樣率ωs≥2ωM)，那么該信號就能唯一地由其樣本值來表征，且能從這些樣本值完全恢復出原信號。連續時間沖激串抽樣如圖1所示，其時域波形和相應的頻譜如圖2所示。 根據采樣定理，如果樣本點取得不足(ωs 2 多片ADC采樣方式 單片ADC采樣是最常見的。調理過的信號通過單片ADC芯片轉換成數字信號，供給后續電路進行數字處理。這種采樣方式對于一般應用的場合是可以滿足要求的，而且器件連接簡單，成本低。而在高速采樣的場合，只有提高單片ADC芯片的采樣率才能滿足要求。然而，通常高速ADC芯片都是很昂貴的；而且由于設計制造工藝，以及存儲器讀寫速度的限制，不可能無限制地提高單片ADC的采樣率。這就嚴重限制了單片ADC在高速采樣系統中的應用。本文采用多片ADC并行采樣的方式來提高系統的實時采樣率。 多片ADC芯片并行采樣的方式可以彌補單片ADC芯片采樣率低的不足。通過對ADC芯片時鐘的精確控制，可使采樣系統在單位時間內獲得更多的樣本信息。理論上，如果單片ADC芯片的采樣速率是f，那么通過M片ADC芯片的并行采樣，可以實現M·f的采樣率。多片ADC并行采樣的結構框圖如圖4所示。 3 系統實現及時鐘芯片配置 如上所述，利用M片ADC芯片理論上可以把采樣率提高到單片ADC的M倍。那么利用4片采樣率為250 Msps的ADC芯片AD9481，可以把采樣率提高到1 Msps水平。其中時鐘芯片的配置是設計的重要環節。 AD9510是有美國模擬半導體公司推出的一款精確時鐘分配芯片。它具有2路1.6 GHz的差分時鐘輸入、8路時鐘輸出以及片上PLL核。其中，包括4路獨立的1.2 GHz LVPECL時鐘輸出。另外4路獨立的時鐘輸出可設置成LVDS或CMOS：設置成LVDS輸出時，頻率可以達到800 MHz；設置成CMOS輸出時，頻率可以達到250 MHz。同時，該款芯片還能通過SPI串行編程來控制輸出時鐘間的相位延遲，且抖動和相位噪聲極低。 AD9510時鐘芯片的配置如圖5所示。其中，1、2引腳為PLL時鐘參考輸人。16腳內部接30 kΩ的下拉電阻，可以通過編程實現復位、同步和下拉。如果該腳懸空，默認作復位用，所以通常接1 kΩ電阻接地。18～21腳為與MCU的串行通信口。通過串行方式，可以對芯片進行設置。其中，通過49H到57H中奇數寄存器的配置，可以實現對每個通道相位的控制。每個分頻通道有4位的相位偏移控制和1位起始控制。在同步脈沖來臨后，相位延時字決定分頻輸出等待多少個輸入時鐘周期。相位延時的起始位決定輸出是從低電平開始，還是從高電平開始。這樣，通過對不同輸出通道參數的控制，可以很容易實現通道間相位的90°偏移。4通道各90°相位偏移如圖6所示。 將每個通道的輸出設置為4分頻和50％占空比。把通道1設置為低電平起始，0輸入時鐘延時；把輸出通道2設置為低電平起始，1個輸入時鐘延時；把輸出通道3設置為低電平起始，2個輸入時鐘延時；把輸出通道4設置為低電平起始，3個輸入時鐘延時。這樣就實現了圖6中相位相差90°的4通道輸出。通過時鐘芯片配置產生相差90°的采樣時鐘提供給4片采樣芯片AD9481，可以使總的采樣率達到1 Gsps的水平。 結 語 本文通過對時鐘分配芯片AD9510的正確配置，采用ADC芯片AD9481實現了4個通道90°相位偏移的高速時鐘輸出，從而大大提高了系統采集速度。 需要注意的是，多片ADC并行采樣的方式勢必引入通道適配誤差，在后續的處理上必須引起足夠的重視。 |
