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經過近幾年的快速發展，嵌入式系統(Embedded System)已經成為電子信息產業中最具增長力的一個分支。隨著手機、PDA，GPS、機頂盒等新興產品的大量應用，嵌入式系統的市場正在以每年30％的速度遞增(IDC預測)，嵌入式系統的設計也成為軟硬件工程師越來越關心的話題。 在嵌入式系統設計中，低功耗設計(Low Power Design)是許多設計人員必須面對的問題。其原因在于嵌入式系統被廣泛應用于便攜式和移動性較強的產品中，而這些產品不是一直都有充足的電源供應，往往是靠電池來供電的；而且大多數嵌入式設備都有體積和質量的約束。另外，系統部件產生的熱量和功耗成比例，為解決散熱問題而采取的冷卻措施進一步增加了系統的功耗。為了得到最好的結果，降低系統的功耗具有下面的優點： (1)電池驅動的需要。在強調綠色環保時期，許多電子產品都采用電池供電。對于電池供電系統，延長電池壽命，降低用戶更換電池的周期，提高系統性能與降低系統開銷，甚至能起到保護環境的作用。 (2)安全的需要。在現場總線領域，本安問題是一個重要話題。例如FF的本安設備，理論上每個網段可以容納32個設備，而實際應用中考慮到目前的功耗水平，每個網段安裝10個比較合適。因此降低系統功耗是實現本安要求的一個重要途徑。 (3)解決電磁干擾。系統功耗越低，電磁輻射能量越小，對其他設備造成的干擾也越小。如果所有的電子產品都能設計成低功耗，那么電磁兼容性設計會變得容易。 (4)節能的需要。特別是對電池供電系統，功耗與電壓的平方成正比即：P=V2/fC+Pstatic，因此節能更為重要。 1 功耗產生的原因 1．1 集成電路的功耗 目前的集成電路工藝主要有TTL和CMOS兩大類，無論哪種工藝。只要電路中有電流通過．就會產生功耗。通常，集成電路的功耗主要有4個： (1)開關功耗。對電路中的電容充放電而形成，其表達式為： 式中：Vdd為電源電壓；C為被充放電的電容：α為活動因子；f為開關頻率。 (2)靜態功耗和動態功耗。當電路的狀態沒有進行翻轉(保持高電平或低電平)時，電路的功耗屬于靜態功耗，其大小等于電路電壓與流過電流的乘積；動態功耗是電路翻轉時產生的功耗，由于電路翻轉時存在跳變沿，在電路翻轉瞬間，電流比較大．存在較大的動態功耗。目前大多數電路都采用CMOS工藝，靜態功耗很小，可以忽略。起主要作用的是動態功耗，因此從降低動態功耗人手來降低功耗。 (3)短路功耗。因開關時由電源到地形成的通路造成的，其表達式為： 式中：κ由工藝和電壓決定；W為晶體管寬度；τ為輸入信號上升／下降的時間；f為工作頻率。 (4)漏電功耗。由亞閾值電流和反向偏壓電流造成。目前大多數電路都采用CMOS工藝。故漏電功耗很小，可以忽略。 1．2 電阻的功耗和有源器件的功耗 通常為負載器件和寄生元件產生的功耗。有源開關器件在狀態轉換時，電流和電壓比較大，將引起功率消耗。另外，CMOS電路中最大的功耗來自于內部和外部的電容充放電產生的功耗。 2 硬件低功耗設計 2．1 選擇低功耗的器件 選擇低功耗的電子器件可以從根本上降低整個硬件系統的功耗。目前的半導體工藝主要有TTL工藝和CMOS工藝，CMOS工藝具有很低的功耗，在電路設計上盡量選用，使用CMOS系列電路時，其不用的輸入端不要懸空，因為懸空的輸入端可能存在感應信號，它將造成高低電平的轉換。轉換器件的功耗很大，盡量采用輸出為高的原則。 嵌入式處理器是嵌入式系統的硬件核心，消耗大量的功率，因此設計時選用低功耗的處理器；另外，選擇低功耗的通信收發器(對于通信應用系統)、低功耗的訪存部件、低功耗的外圍電路，目前許多通信收發器都設計成節省功耗方式，這樣的器件優先采用。 2．2 選用低功耗的電路形式 完成同樣的功能，電路的實現形式有多種。例如，可以利用分立元件、小規模集成電路，大規模集成電路甚至單片實現。通常，使用的元器件數量越少，系統的功耗越低。因此，盡量使用集成度高的器件，以減少電路中使用元件的個數，減少整機的功耗。 2．3 單電源、低電壓供電 一些模擬電路如運算放大器等。供電方式有正負電源和單電源兩種。雙電源供電可以提供對地輸出的信號。高電源電壓的優點是可以提供大的動態范圍，缺點是功耗大。例如，低功耗集成運算放大器LM324，單電源電壓工作范圍為5～30 V。當電源電壓為15 V時，功耗約為220 mw；當電源電壓為10 V時，功耗約為90 mw；當電源電壓為5 V時，功耗約為15 mw。可見，低電壓供電對降低器件功耗的作用十分明顯。因此，處理小信號的電路可以降低供電電壓。 2．4 分區／分時供電技術 一個嵌入式系統的所有組成部分并非時刻在工作，基于此，可采用分時／分區的供電技術。原理是利用“開關”控制電源供電單元，在某一部分電路處于休眠狀態時，關閉其供電電源，僅保留工作部分的電源。 2．5 I／O引腳供電 嵌入式處理器的輸出引腳在輸出高電平時，可以提供約20 mA的電流，該引腳可以直接作為某些電路的供電電源使用，如圖2所示。處理器的引腳輸出高電平時，外部器件工作；輸出低電平時，外部器件停止工作。需要注意。該電路需滿足下列要求：外部器件的功耗較低，低于處理器I／O引腳的高電平輸出電流；外部器件的供電電壓范圍較寬。 2．6 電源管理單元設計 處理器全速工作時，功耗最大；待機狀態時，功耗比較小。常見的待機方式有兩種：空閑方式(Idle)和掉電方式(Shut Down)。其中，Idle方式可以通過中斷的發生退出，中斷可以由外部事件供給。掉電方式指的是處理器停止，連中斷也不響應，因此需要進入復位才能退出掉電方式。 為了降低系統的功耗，一旦CPU處于“空轉”，可以使之進入Idle狀態，降低功耗；期間如果發生了外部事件，可以通過事件產生中斷信號，使CPU進入運行狀態。對于Shut Down狀態，只能用復位信號喚醒CPU。 2．7 智能電源設計 既要保證系統具有良好的性能，又能兼顧功耗問題，一個最好的辦法是采用智能電源。在系統中增加適當的智能預測、檢測，根據需要對系統采取不同的供電方式，以求系統的功耗最低。許多膝上型電腦的電源管理采用智能電源，以筆記本電腦為例，在電源管理方面，Intel公司采取Speed Step技術；AMD公司采取Power Now技術；Transmeta公司采取Long Run技術。雖然這三種技術涉及到的具體內容不同，但基本原理是一致的。以采用Speed Step技術的筆記本電腦為例，系統可以根據不同的使用環境對CPU的運行速度進行合理調整。如果系統使用外接電源，CPU將按照正常的主頻率及電壓運行；當檢測到系統為電池供電時，軟件將自動切換CPU的主頻率及電壓至較低狀態運行。 2．8 降低處理器的時鐘頻率 處理器的功耗與時鐘頻率密切相關。以SAM-SUNG S3C2410x(32 b ARM 920T內核)為例，它提供了四種工作模式：正常模式、空閑模式、休眠模式、關機模式．各種模式的功耗如表1所示。 由表1可見，CPU在全速運行的時候比在空閑或者休眠的時候消耗的功率大得多。省電的原則就是讓正常運行模式遠比空閑、休眠模式少占用時間。在類似PDA的設備中，系統在全速運行的時候遠比空閑的時候少，所以可以通過設置，使CPU盡可能工作在空閑狀態，然后通過相應的中斷喚醒CPU，恢復到正常工作模式，處理響應的事件，然后再進入空閑模式。因此設計系統時，如果處理能力許可，可盡量降低處理器的時鐘頻率。 另外，可以動態改變處理器的時鐘，以降低系統的總功耗。CPU空閑時，降低時鐘頻率；處于工作狀態時，提高時鐘頻率以全速運行處理事務，實現這一技術的方法。通過將I／O引腳設定為輸出高電平，加入電阻R1，將增加時鐘頻率；將I／O引腳輸出低電平，去掉電阻R1，可降低時鐘頻率，以降低功耗。 2．9 降低持續工作電流 在一些系統中，盡量使系統在狀態轉換時消耗電流，在維持工作時期不消耗電流。例如。IC卡水表、煤氣表、靜態電能表等，在打開和關閉開關時給相應的機構上電，開關開和關狀態通過機械機構或磁場機制保持開關的狀態，而不通過電流保持，可以進一步降低電能的消耗。 3 軟件低功耗設計 3．1 編譯低功耗優化技術 編譯技術降低系統功耗是基于這樣的事實：對于實現同樣的功能，不同的軟件算法，消耗的時間不同，使用的指令不同，因而消耗的功率也不同。對于使用高級語言，由于是面向問題設計的，很難控制低功耗。但是，如果利用匯編語言開發系統(如對于小型的嵌入式系統開發)，可以有意識地選擇消耗時間短的指令和設計消耗功率小的算法來降低系統的功耗。 3．2 硬件軟件化與軟件硬件化 通常的硬件電路一定消耗功率，基于此，可以減少系統的硬件電路，把數據處理功能用軟件實現，如許多儀表中用到的對數放大電路、抗干擾電路，測量系統中用軟件濾波代替硬件濾波器等。 需要考慮，軟件處理需要時間，處理器也需要消耗功率，特別是在處理大量數據的時候，需要高性能的處理器，這可能會消耗大量的功率。因此，系統中某一功能用軟件實現，還是用硬件實現，需要綜合計算后進行設計。 3．3 采用快速算法 數字信號處理中的運算，采用如FFT和快速卷積等，可以大量節省運算時間，從而減少功耗；在精度允許的情況下，使用簡單函數代替復雜函數作近似，也是減少功耗的一種方法。 3．4 軟件設計采用中斷驅動技術 整個系統軟件設計成處理多個事件，在系統上電初始化時，主程序只進行系統的初始化，包括寄存器、外部設備等，初始化完成后，進入低功耗狀態，然后CPU控制的設備都接到中斷輸入端上。當外設發生了一個事件，產生中斷信號，使CPU退出節電狀態，進入事件處理，事件處理完成后，繼續進入節電狀態。 3．5 延時程序設計 延時程序的設計有兩種方法：軟件延時和硬件定時器延時。為了降低功耗，盡量使用硬件定時器延時，一方面提高程序的效率，另一方面降低功耗。原因為：大多數嵌入式處理器在進入待機模式時，CPU停止工作，定時器可正常工作，定時器的功耗可以很低，所以處理器調用延時程序時，進入待機方式，定時器開始計時，時間一到，則喚醒CPU。這樣一方面CPU停止工作，降低了功耗，另一方面提高了CPU的運行效率。 4 結 語 嵌入式系統的設計涉及到軟件設計和硬件設計兩個方面，在實際系統應用時，低功耗的設計并非是一蹴而就的事情，需要綜合考慮各種可能的因素、條件和狀態，需要對各種細節進行認真的斟酌和分析，需要對各種可能的方案和方法進行計算和分析，這樣才可能取得較為滿意的效果，達到降低系統功耗的目的。 |
