D觸發器和鎖存器的VHDL設計

ouweiming

LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;

ENTITY DFF1 IS

PORT (
CLK :
IN STD_LOGIC ;

D :
IN STD_LOGIC ;

Q :
OUT STD_LOGIC );
END ;

ARCHITECTURE bhv1 OF DFF1 IS      --D觸發器

SIGNAL Q1 : STD_LOGIC ; --類似于在芯片內部定義一個數據的暫存節點

BEGIN

PROCESS (CLK)

BEGIN

IF
CLK = '1'
THEN


Q1 <= D ;


END IF;

END PROCESS ;

Q <= Q1 ;
--將內部的暫存數據向端口輸出（雙橫線--是注釋符號）
END bhv1;


ARCHITECTURE bhv2 OF DFF1 IS      --D鎖存器

SIGNAL Q1 : STD_LOGIC ; --類似于在芯片內部定義一個數據的暫存節點

BEGIN

PROCESS (CLK,Q1)

BEGIN

IF
CLK = '1'
THEN

          Q1 <= D ;


END IF;

END PROCESS ;

Q <= Q1 ;
--將內部的暫存數據向端口輸出（雙橫線--是注釋符號）
END bhv2;

zhupogood

書上都有的，刷分的呀