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Rijndael加密算法于2000年被確定為美國高級加密標準AES(Advanced Encryption Standard)，現在己是工業界數據加密的通用標準之一。Rijndael算法無論從理論分析，還是在實踐應用都表現出很好的抵抗各種攻擊的性能，其安全性是不容置疑的。 隨著計算機技術、微電子技術的不斷融合，嵌入式系統應用得到了迅猛發展。近年來嵌入式技術廣泛用于解決保密信息的傳輸、存儲和管理方面的問題。而這些都需要嵌入式系統集成有可靠的加密模塊。現有一些應用中的加密模塊還不盡如人意。本文針對此應用需求設計一種適用于嵌入式系統的加密IP核。 １ ＡＥＳ算法 １.１ ＡＥＳ算法描述 密鑰密碼體制分為流密碼和分組密碼兩種。分組密碼是信息與網絡安全中實現數據加密、數字簽名、認證及密鑰管理的核心體制，具有速度快、易于標準化和便于軟硬件實現等特點。AES采用分組密碼的加密方式，其分組長度分為128 bit、192 bit、256 bit三種，AES密碼在相同的輪函數作用下，迭代運算次數的不同可達到不同級別的安全強度。128 bit分組長度的情況下，循環輪數指定為11次，目前還沒有可行的算法可以對該模型進行有效攻擊。每一輪處理均為作用在中間結果上的一批運算，該中間結果稱為狀態，用4×4字節矩陣表示，其中，數據矩陣稱為State、密鑰矩陣稱為Key。AES加密涉及5種運算，分別是字節代換(SubBytes)、行移變換(ShiftRows)、列混合變換(MixColumns)、密鑰加法(AddRoundKey)和密鑰擴展(ExpandedKey)。 字節代換是對State每個字節進行獨立非線性變換，由字節在GF(28)域中求其乘法逆并外加一個仿射變換完成。具體實現中廣泛使用查表方式完成該步變換(實現該功能單元被稱為Sbox)，以避免復雜的乘法運算。 行移變換是對State進行按行移位操作，第0行不移位，第1行循環左移一位，第2行循環左移兩位，第3行循環左移三位。 密鑰加法是將輪密鑰Key和狀態State中對應字節按位“異或”。 密鑰擴展提供輪變換對應密鑰加法用到的各輪密鑰。各輪運算中使用到的輪密鑰都不相同，密鑰擴展運算通過控制迭代運算次數計算出對應輪所需輪密鑰。 加密過程由11輪運算組成，其中首輪只進行密鑰加法，接著進行9次輪變換，輪變換由字節代換、行移變換、列混合變換及密鑰加法4個步驟構成，再進行末輪變換，在末輪中跳過列混合變換。末輪完成后輸出密文數據。AES加密過程如圖1所示。 １.２ 常用ＡＥＳ優化實現 AES算法的輪操作特點看似更適合于在通用CPU平臺下編程實現，而實際上，此種實現方式在性能方面存在加密速度慢等先天局限性。AES加密處理單元一般處于數據主干道上，其處理數據能力直接影響整個應用系統的外在性能表現，因此，研究數據處理能力強的硬件加密實現方式具有重要的意義。如何實現高性價比的硬件AES加密一直是加密算法應用領域研究的熱點問題。 常見的硬件優化實現有如下幾種方式：(1)串行方式。將輪函數展平，每輪對應一級組合邏輯，11輪迭代過程直接相連，前一級輸出作為次一級的輸入，每一個時鐘周期均可完成一個分組處理；(2)迭代方式。各輪迭代只用一個對應輪函數功能的組合邏輯實體實現，每11個時鐘周期完成一個分組處理；(3)流水線方式。用于提高系統工作時鐘周期的流水線技術，一般僅在局部使用，或是與串行方式并用，可提高工作時鐘頻率，使其滿足極大帶寬的應用要求；(4)輪內實現流水線。在輪函數對應實體中插入寄存器，將一輪運算分至多個邏輯段完成，每個時鐘周期仍能完成一個數據分組處理。 以上AES算法實現方式各有優缺點，但總體來說缺乏靈活性。當前應用于嵌入式系統的AES加密模塊在靈活性、資源占用上還不是很理想。在對常用優化方法進行研究后，本文針對嵌入式系統設計一種AES加密IP核、實現低資源占用、高性能要求、32位數據位寬、且能方便進行并行連接，實現數據位寬擴展。 ２ ＩＰ核設計 ２.１ 系統架構設計 IP系統分為時序控制、密鑰處理、數據處理三個主要單元，其系統結構如圖2所示。系統的工作模式分為閑置模式、密鑰輸入模式、單輪加密模式及連續加密模式。復位后系統處于閑置模式，單輪加密模式可以直接切換為連續加密模式，而連續加密模式需進入到閑置模式至少一個時鐘周期后才可切換到單輪加密工作模式。 密鑰處理單元在系統進入密鑰輸入模式后的連續4個時鐘周期從數據輸入端口讀入總共128位密鑰數據，在第5個時鐘周期到來時完成第一輪密鑰的計算，然后系統返回閑置模式。在加密模式中密鑰處理單元按算法需求實時計算各輪密鑰，并按32位為一組輸出，與數據通道中32位數據進行“異或”運算。在系統模式由加密模式轉為閑置模式時，完成密鑰處理單元的歸位動作，使得單元狀態與密鑰輸入后的狀態相同，為下一次加密做準備。 數據處理單元在加密模式下對明文數據進行迭代運算。該單元檢測到當前是最末輪數據處理時自動跳過列混合運算。在系統進入加密模式后，數據處理單元從輸入端口分4次讀入128位明文數據，經過接下來的40個時鐘周期數據運算過程后，得到密文中的第一個32位數據段。 時序控制單元負責整個系統關鍵控制信號的生成，控制信號集中由一個單元負責產生，不僅利于軟件綜合出較高的時鐘頻率，而且輸出的時鐘相位也有較優的一致性。 系統正常工作狀態為先進行一次密鑰載入操作，然后觸發進入加密模式進行多次的數據加密。在需要時可以在閑置狀態下再次進行密鑰模式對密鑰進行更新。 在系統閑置狀態下，密鑰加載信號被檢測為有效時，系統進入密鑰輸入模式，對密鑰數據進行讀入、保存及生成第一輪密鑰待用，而忽略密鑰處理單元中是否先前已存在密鑰數據。數據加載引腳指示系統由閑置模式輸入單輪加密模式，因為128位數據要在4個時鐘周期完成讀入，加密后數據也需要4個時鐘周期時間才能完成輸出。因此，從明文數據輸入到密文數據輸出共需要等待40個時鐘周期。如果此時檢測到數據加載引腳信號有效則在輸出密文的同時進行下一輪明文的讀入，系統進入到連續加密模式，否則在接下來的4個時鐘周期將密文輸出后系統由單輪加密模式切換到閑置模式。連續加密模式適合用于進行批量數據加密處理，系統每40個時鐘周期會從輸入端口讀入128位明文數據，同時在這40個時鐘周期中將提供密文數據。在進行大量數據處理時，載入密鑰及載入第一組加密數據的幾個時鐘周期均可忽略，系統性能為每40個時鐘周期處理128位數據。在讀入明文時，若檢測到載入數據信號無效，則退出連續加密模式，系統回復到閑置狀態。 2.２ 設計要點 嵌入式系統中資源相對較少，一般數據位寬為32位或更少，如果設計的AES數據通道位寬達到128位或更多，雖然輪處理時間較短，但數據通道在I/O接口段必然利用率不高，而且占用資源難以降低，故本設計采用主通道數據位寬為32位的結構。由于每輪中列混合變換需要的32位數據與前4個時鐘周期的行移變換輸出結果相關，因此在行移與列混合單元間使用128位數據位寬，每4個時鐘周期進行一次State0到State1轉換。 從AES加密方法流程圖中可見首輪與末輪均有特殊處理，未經過完整的4個輪處理過程，在一些設計中將首輪與末輪使用單獨硬件實現，這樣可使硬件代價減少2輪的運算時間。首輪結構簡單，與標準輪處理過程差異較大，單獨實現只需要在輸入端加上32個“異或”門，能以較小的代價換取一輪的運算時間。而末輪與標準處理過程僅差列混合運算，單獨實現需要將近多一倍的輪處理硬件，所以在本設計中由時序控制單元控制末輪處理時跳過列混合運算。 Sbox作為非線性運算部分，必需具有良好的差分特性和比較復雜的代數結構，如果使用獨立邏輯電路實現，面積優化空間不大，多采用查表法實現。AES實現中的密鑰擴展與數據處理都需要多個Sbox，通過分析綜合軟件資源消耗結果報告可知單個Sbox占用資源為208個LCs或是2KB RAM。減少Sbox的使用無疑成為降低資源占用的主要手段。經過調研，一般嵌入式系統對AES加密性能要求在160 Mb/s到480 Mb/s之間，考慮到本設計可靈活擴展的特性，設計中在數據處理路徑使用4個Sbox進行時分復用，另采用4個Sbox進行密鑰實時擴展。 ３ 硬件實現 本硬件實現在QuartusII8.0下使用 Verilog HDL語言進行描述，在ModelSim6.2環境下進行調試與仿真，使用Synplify9協助完成綜合與關鍵路徑分析工作。主要分析該IP核綜合到目標器件EP1C4F324C6中在80 MHz頻率的性能表現及資源占用情況。同時在更高性能的目標器件EP2S15F484C3中也進行了綜合及后仿真，以作縱向對比。 在QuartusII環境下選定目標器件為低成本Cyclone系列EP1C4F324C6設置速度與面積均衡優化模式，目標工作頻率為90 MHz，使用邏輯單元實現Sbox查找表功能。綜合報告顯示實際綜合頻率為87.82 MHz(period=11.387 ns)，本IP核占用資源2 647(Logic Cells)，其中密鑰擴展單元占用1 388(LCs)，時序控制單元占用45(LCs)。文中均以此IP核運行于80 MHz時鐘頻率進行性能分析。 選定綜合到StratixII系列中EP2S15F484C3器件，綜合頻率FMAX達到169.12 MHz時占用資源Logic utilization 9%，其中Combinational ALUTS 834/12 480(7%)，Dedicated logic registers 598/12 480(5%)。將此綜合結果在ModelSim中用133 MHz時鐘驅動進行后仿真。 ４ 數據分析 仿真結果見表1，No.1采用常用測試數據，密鑰為：2b7e1516_28aed2a6_abf71588_09cf4f3c，輸入明文為3243f6a8_885a308d_313198a2_e0370734時，得到輸出密文3925841d_02dc09fb_dc118597_196a0b32，結果正確無誤。 該IP核工作在80 MHz時鐘頻率下時，數據吞吐量為128 bit×80 MHz/40 clk=256 Mb/s。速度/資源比(Mb/s)/Slice=256/(2647/2)=0.193。當并行連接IP核進行位寬擴展時，密鑰擴展單元與時序控制單元可共用，進一步提高資源利用率。當擴展為128位數據位寬時，數據吞吐量成倍增加，而速度/資源比也有所提高，幾乎能達到 (Mb/s)/Slice=1024/((2647×4-(1388+45)×3)/2)=0.326。 表2中數據顯示本設計在32位數據位寬的同類設計中有一定的優勢，從適用于嵌入式系統應用的角度考慮，本設計更具優越性。128位數據位寬的設計中原文計算速度/資源比值時未考慮所占用的RAMs資源，而且文中設計為25 MHz時鐘頻率，進行數據分析時卻將工作頻率直接換算為54 MHz，而未對其設計是否可正常工作于此頻率進行論證。其設計主要考慮建立流水作業以提高性能。參考文獻中采用6級流水線技術及復合域方法優化Sbox，達到了較優的設計指標，但其固定的128位數據位寬在嵌入式系統中應用有一定的局限性。 在Synplify9下選定目標器件EP2S15F484C3，優先考慮提高速度，綜合結果報告最高時鐘頻率超過240 MHz，說明本IP核設計合理，較好地利用了目標器件資源。如果將本IP核應用在更高性能目標器件上或是設計為ASIC將會有更大的性能提升。 本文設計的IP核在低端FPGA能以較低的資源消耗提供I/O性能,AES實現達到256 Mb/s，并提供適合應用于嵌入式系統中32位數據界面。在輸入、輸出端加FIFO數據緩存器可減少主器件被中斷數據傳輸的次數，提供標準通信界面、簡化主器件的操作時序。該IP核具有一定的靈活性，可將數據位寬擴展為64位或128位等，滿足多種數據位寬應用的要求，是一種低成本高性能的AES加密實現方法。 |
