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FPGA/集成電路 筆試面試題解答

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發表于 2017-10-18 08:47:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本次更新日期20171012
大概錄100~200集,都是大公司的面試題,都是現在大公司流行和急需的能力。
已更新27個筆試面試題 還未完結
連載更新。


1. Write a sequence of 3-bit grey code. Can youderive ageneral equation to convert binary to grey code?[AMD 2008]
【解答視頻序號:08310001

2.
怎樣將一個single-bit信號從快時鐘域送到慢時鐘域,或慢送到快?Multi-bit信號呢?[AMD 2008]
【解答視頻序號:08310002

3.
設計一個計算連續Leading Zeros個數的電路。輸入8-bit,輸出4-bit[AMD 2008]
00001000 0100
00100010 0010
10001000 0000
可以parameterize你的設計嗎?其hardware是什么樣子的?
【解答視頻序號:09090001


5.
設計地址生成器。[nVidia 2008]
要求依次輸出以下序列:
0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26,.................................,31,
32,40,34,42,.................................,47,
48,56,50,58,.................................,63,
64,72,66,76,.................................,79
【解答視頻序號:09090003

6.
假設存在positive clock skew10ns,問最高電路頻率。[SIRF 2008]
能容忍的最大positive clock skew
能容忍的最大negative clock skew
positive clock skew
DFF2clockDFF1的來的晚
negative clock skew
DFF2clockDFF1的來的早
Tsetup=1ns Thold=1ns Tclk->q=1ns



【解答視頻序號:09090004
7.
阻塞賦值和非阻塞賦值的區別[Trident]
always@(posedgeclk) always@(posedge clk)
begin begin
b=a; b<=a;
c=b; c<=b;
end end
上面兩段代碼的硬件結構是怎么樣的?
【解答視頻序號:09090005

8.
化簡代碼使硬件盡可能少[Trident]
always@ (sel or aor b or c)
if(sel)
y = a + b;
else
y = a + c;
【解答視頻序號:09090006

9. 2
進制的1101.101變成十進制是多少?[Trident]
【解答視頻序號:09090007

10.
下面哪種寫法會產生latch?為什么?[SIRF 2008]


【解答視頻序號:09090008

11.
仿真的角度設計測試32(bit)*32(bit)的乘法器能否正常工作的過程?
【解答視頻序號:09110001

12.
從仿真的角度設計測試1024-depthSRAM能否正常工作的步驟或過程,功能:有10位的讀寫指針,并且讀操作與寫操作可以同時進行,負責讀和寫的部分由一個控制器控制。
【解答視頻序號:09110002

13.
報文替換ID的功能



【解答視頻序號:09110003
14. flip-flop
latch的區別,rtllatch是如何產生的[SIRF 2008]
【解答視頻序號:09120001

15.
多時鐘域設計中,如何處理跨時鐘域信號?[SIRF 2008]
【解答視頻序號:09120002

16.
鎖存器比寄存器省面積,但為什么在IC設計中通常使用寄存器?[SIRF 2008]
【解答視頻序號:09120003

17.
verilog/vhdl寫一個fifo控制器(包括空,滿,半滿信號)
reg[N-1:0]memory[0:M
1]; 定義FIFON位字長容量M
【解答視頻序號:09250001

18. FPGA
的片上RAM 資源,可以在設計中如下哪些應用?
a
Shift Register bROM
c
RAM dFIFO
【解答視頻序號:09250002

19.
下列哪些屬于時鐘約束?
a
set_false_path bset_input_path
c
set_max_delay dset_multicycle path
【解答視頻序號:09250002

20. FPGA
可以有哪些工藝?
a
SDRAM bSRAM cEEPOM bDDR eFLASH
【解答視頻序號:09250002

21.
下列哪些是FPGA片內資源?
a
RAM bLUT cDSP dSDRAM
【解答視頻序號:09250002

22.
下列哪些選項是FPGA設計中必須的設計約束?
a
、管腳約束 b、跨時鐘域約束
c
、時鐘周期約束 d、片上RAM位置約束
【解答視頻序號:09250002

23.
判斷:FPGA中,需要一個1MByte的存儲空間,用片上RAM實現即可。
【解答視頻序號:09250002

24.
判斷:Latch Register 的結構是不同的,Latch 是電位控制器件,Register是時序控制器件。
【解答視頻序號:09250002

25.
判斷:FPGA設計中,訪問FLASH的速度比DDR快。
【解答視頻序號:09250002

26.
闡述以下數字電路中時鐘屬性:(1) Jitter :時鐘抖動 (2) clock_skew :時鐘偏移。
問題:這兩個不同嗎?
【解答視頻序號:09250002

27.
分析時序報告



【解答視頻序號:】

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