明德揚FPGA設計技巧--gVim模板分享2

發布時間：2017-11-29 15:48 發布者：taiyangyu_2

FPGA工程師都知道，Verilog代碼絕大部分都是always語句，結構基本上都是一致的，為了減少重復性的工作，讓工程師專注于設計實現，明德揚精心制作了常用模板，只要你安裝好明德揚提供的GVIM，就能使用這些模板了。

1.模塊的模板

在GVIM輸入“Module”并回車，如下圖所示

就能得到下面的模塊的模板。

模塊的模板包括了輸入輸出信號列表、信號定義，組合邏輯和時序邏輯等，這是一個模塊常用的組件。學員只需要理解各個部分的意義，按要求來填空就可以，完全沒有必要去記住。我看很多學員剛開始學習時，花費大量的時間去記住、背熟模塊，這是沒有意義的。
2.輸入“Reg1”并回車

就能得到單比特的reg信號定義

3.輸入“Reg2”并回車

就能得到2比特的reg信號定義

4.輸入“Reg8”并回車

就能得到8比特的reg信號定義

類似的快捷命令有：

reg信號
Reg1
Reg2
Reg3
Reg4
Reg8
Reg16
Reg32
wire信號
Wire1
Wire2
Wire3
Wire4
Wire8
Wire16
Wire32
input信號
Input1
Input2
Input3
Input4
Input8
Input16
Input32
output信號
Output1
Output2
Output3
Output4
Output8
Output16
Output32

要使用上面快捷命令，需要明德揚的配置文件，歡迎關注明德揚公眾號“fpga520”，或群544453837索取。口號：多用模板，減少記憶，專注設計！

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