勇敢的芯伴你玩轉Altera FPGA連載69：LCD基本驅動實例

發布時間：2018-5-9 21:12 發布者：rousong1989

勇敢的芯伴你玩轉Altera FPGA連載69：LCD基本驅動實例

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http://pan.baidu.com/s/1i5LMUUD

LCD的接口時序波形如圖8.63所示。VSYNC是場同步信號，低電平有效，從時序圖可以看出，VSYNC是每一場（即也可以理解為每送一幅完整圖像）的同步信號；與此類似，HSYNC是行同步信號，也是在每一行數據傳輸的開始產生幾個時鐘周期的低脈沖。這兩個信號用于同步當前的數據信號，根據固定的脈沖約定，我們在某些時鐘上升沿前將圖像數據送到數據總線上供LCD內部鎖存。

圖8.63 LCD驅動時序波形

如表8.11所示，這是LCD時序圖中對應的時間參數。

表8.11 LCD驅動時序參數表

信號	列項	標記	最小值	標準值	最大值	單位
Dclk	頻率	Tosc		156		ns
	最大時間	Tch		78		ns
	最小時間	Tcl		78		ns
Data	建立時間	Tsu	12			ns
Data	保持時間	Thd	12			ns
Hsync	周期	TH		408		Tosc
	脈沖寬度	THS	5	30		Tosc
	后沿	THB		38		Tosc
	顯示周期	TEP		320		Tosc
	同步周期	THE	36	68	88	Tosc
	前沿	THF		20		Tosc
Vsync	周期	TV		262		TH
	脈沖寬度	TVS	1	3	5	TH
	后沿	TVB		15		TH
	顯示周期	TVD		240		TH
	前沿	TVF	2	4		TH

如圖8.64所示，本實例除了SF-CY4開發板，還需要SF-LCD子板用于連接3.5寸320*240的真彩色液晶屏。FPGA內部產生32級紅色的ColorBar以及LCD時序用于驅動顯示。

圖8.64 LCD實例功能框圖

LCD的驅動大體如圖8.65所示。

圖8.65 LCD驅動控制邏輯功能框圖

本實例模塊劃分如圖8.66所示。

圖8.66 LCD實例模塊層次

圖8.68 LCD裝配圖

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