新手學(xué)VerilogHDL遇到的問題，急求解決方案�。�！

Torres

下面是一段程序：       module wire_def(       a,       b,       out       );       //端口申明       input a,b;       output out;       //變量類型定義       wire a,b;       assign out=a&b;              endmodule書上說wire型變量時(shí)線網(wǎng)型，類似于實(shí)際情況中的導(dǎo)線，那我就不明白了，為什么兩個(gè)導(dǎo)線可以相與呢？out=a&b;我是一名計(jì)算機(jī)專業(yè)的大二學(xué)生，確喜歡電子技術(shù)，希望高手能夠不吝賜教，小弟謝謝啦

kingron

是將導(dǎo)線連接到與門

txmilan

是啊，應(yīng)該很好理解到，像樓上說到那樣

michaelming

與寄存器類型的變量相對(duì)應(yīng)

zhping12

信號(hào)是以導(dǎo)線形式，但編譯器是把這兩根導(dǎo)線連在了一與門的輸入端。

eqgyzgs

如上面說的FPGA中是輸入到與門
但導(dǎo)線確實(shí)能做線與，開漏輸出門就能線與，同樣也是與的邏輯，關(guān)于門電路的知識(shí)你可以看看 數(shù)字邏輯 的相關(guān)書籍

Airy39

用verilog設(shè)計(jì)硬件，你是設(shè)計(jì)者，而不是verilog或者編譯器，verilog只是一門表示硬件的語言，編譯器也只是一個(gè)將語言映射為硬件電路的工具而已。這里不是說兩個(gè)導(dǎo)線本身相與，而是說如果你要設(shè)計(jì)一個(gè)硬件，這個(gè)硬件完成的功能是將由a,b輸入的信號(hào)相與后從out輸出，那么用verilog的表示方法就可以是assign out=a&b。

小石頭985

同意7樓說法

ljjshuishou

7樓說的很對(duì)

不知

在電路設(shè)計(jì)中，語言只是用來實(shí)現(xiàn)電路的一種那個(gè)手段。端口屬性的定義：一種是為了在軟件設(shè)計(jì)中區(qū)分端口信號(hào)屬性內(nèi)容的；再則是為了在實(shí)現(xiàn)電路中的電性信號(hào)的設(shè)計(jì)。一般在設(shè)計(jì)中用到的input、output、inout等端口屬性是用來在硬件的布局布線中區(qū)分信號(hào)的方向?qū)傩浴．?dāng)然wire、reg等類型在軟件實(shí)現(xiàn)中也是為了區(qū)分各個(gè)信號(hào)的各自屬性的。不能單純的認(rèn)為那是一個(gè)銅線或者連線之類的。電路的設(shè)計(jì)歸根結(jié)底是各種電信號(hào)的功能實(shí)現(xiàn)！！因此在關(guān)于電路設(shè)計(jì)中，不管是用模擬器件實(shí)現(xiàn)電路，還是用軟件設(shè)計(jì)來實(shí)現(xiàn)電路，都不要單純的認(rèn)為是導(dǎo)線或者電容、電阻之類的鏈接。