| 分頻器是數字電路中最常用的電路之一，在FPGA的設計中也是使用效率非常高的基本設計。基于FPGA實現的分頻電路一般有兩種方法：一是使用FPGA芯片內部提供的鎖相環電路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx提供的DLL（Delay Locked Loop）；二是使用硬件描述語言，如VHDL、Verilog HDL等。使用鎖相環電路有許多優點，如可以實現倍頻；相位偏移；占空比可調等。但FPGA提供的鎖相環個數極為有限，不能滿足使用要求。因此使用硬件描述語言實現分頻電路經常使用在數字電路設計中，消耗不多的邏輯單元就可以實現對時鐘的操作，具有成本低、可編程等優點。 |
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| CPLD里面干過這事 |
