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來源：IT之家 隨著全球各地的陸續放開，各種線下活動也逐漸恢復。今年，第 68 屆年度 IEEE 國際電子器件會議 (IEDM) 全面恢復，來自世界各地的近 1500 名工程師匯聚一堂，在舊金山一起討論半導體行業的最新發展內容。 wikichip 從臺積電的那篇論文中發現，雖然邏輯電路仍在或多或少地沿著歷史軌跡前行，但 SRAM 這方面的路線似乎已經完全崩潰。 臺積電在今年早些時候正式推出其 N3 技術時表示，與 N5 相比，新節點的邏輯密度將提高 1.6 倍和 1.7 倍，但他們沒有明說的是，與 N5 相比，新技術的 HD SRAM 密度幾乎沒有任何變化，總體提升聊勝于無，這可能意味著采用新一代 3nm 工藝的 CPU、GPU 成本更高，終端產品也會更貴。 在此次 IEEE 頂會上，臺積電談到了 3nm 基礎版 (N3B) 節點以及 3nm 增強型 (N3E) 的部分數據。簡單來說，N3E 是 N3B 稍微“廉價”一些的版本，放在最終芯片上可以說相比性能更注重的是功耗控制方面。 有趣的是，對于新的 N3E 節點，高密度 SRAM 位單元尺寸并沒有縮小，依然是 0.021 μm2，這與 N5 節點的位單元大小完全相同。但你要知道，N3B 實裝了 SRAM 縮放，其單元大小僅有 0.0199μm2，相比上一個版本縮小了 5%。 
就粗略地估算一下，N3E 的內存密度（ISO-assist circuit overhead）大約為 31.8 Mib / mm2。 作為對比，英特爾的 Intel 4（原 7nm）將 SRAM 位元尺寸從 0.0312μm2 縮小到了 0.024μm2。當然，目前 Intel 7 (以前稱為 10nm Enhanced superin) 大約為 27.8 Mib / mm2，相比起來還是落后于臺積電的 HD SRAM 密度。 此外，WikiChip 還回顧了 Imec 的一次演示，PPT 顯示在帶有叉形晶體管的“超過 2nm 節點”上 SRAM 密度約為 60 Mib / mm2。不過這種工藝技術還需要數年時間，目前芯片行業從業者將不得不開發英特爾和臺積電上述 SRAM 密度的半導體。 那么IT之家的各位可能會問了，這所謂的 SRAM 跟我有什么關系呢？ 實際上呢，現代 CPU、GPU 和 SoC 在處理大量數據時都將大量 SRAM 用于各種緩存，因為直接從內存中獲取數據效率極低，尤其是對于各種人工智能 (AI) 和機器學習 (ML) 工作負載而言，但是現在大家智能手機中 SoC 的通用處理器、圖形芯片和應用處理器都帶有不少的緩存，甚至桌面級 AMD Ryzen 9 7950X 帶有 81MB 的緩存，而 Nvidia AD102 至少用了 123MB 的 SRAM 緩存。 假設在 TSMC N16 上有一個 100 億晶體管的芯片，其中 40% 是 SRAM，60% 是邏輯晶體管，假設其芯片面積約為 255mm2，其中 45mm2(或 17.6%) 為 SRAM，而將完全相同的芯片縮小到 N5 將變成一個 56mm2 的芯片，再進一步縮小到 N3 將變成一個 44mm2 的芯片，但 N5 和 N3E 中使用的 SRAM 的面積都是 12.58mm2，這將占據芯片面積的近 30%。
當然，你可能很難感受到這個變化，但對于一些 AI 硬件來說，其架構要求 SRAM 覆蓋芯片的很大的百分比，這些工程師將比其他工程師感觸更深。 著眼于未來，各行各業對緩存 SRAM 的需求只會增加，而這就導致一時半會很難減少 SRAM 占用的芯片面積，也無法實現與 N5 節點明顯的成本收益。從本質上來講，這意味著高性能處理器的芯片尺寸將會增加，這也會導致它們的成本進一步增加。例如大家經常吐槽的英偉達 RTX 40 系列，其 GPU 芯片就是因為從三星 8nm 直接跳到了最新的臺積電 4N 工藝才出現成本大幅提高的情況，但如此來看，哪怕是下一代 RTX 50 系列產品恐怕也很難再回歸到之前的“低價”水平了。 從成本角度來看，要想削弱 SRAM 帶來的影響的最顯著的方法便是采用小芯片設計，并將較大的緩存分解到更便宜的節點上的獨立芯片中，也就是 AMD 在其 3D V-Cache 處理器中采取的方案。另一種方法是使用替代內存技術，如 eDRAM 或 FeRAM 作為緩存，不過各種緩存也是各有優勢。 無論如何，在 3nm 及以上使用基于 FinFET 的節點減緩 SRAM 縮放速度似乎是未來幾年芯片設計人員面臨的主要挑戰，而對各位而言可能出現的影響就是終端產品漲價，例如搭載 A17 芯片的蘋果 iPhone 15 Pro 系列。 |
