|
作者：Thomas Neu, 德州儀器 (TI) 系統兼應用工程師 新型的高速 ADC 都具備高模擬輸入帶寬（約為最大采樣頻率的 3 到 6 倍），因此它們可以用于許多欠采樣應用中。ADC 設計的最新進展極大地擴展了可用輸入范圍，這樣系統設計人員便可以去掉至少一個中間頻率級，從而降低成本和功耗。在欠采樣接收機設計中必須要特別注意采樣時鐘，因為在一些高輸入頻率下時鐘抖動會成為限制信噪比 (SNR) 的主要原因。 本系列文章共有三部分，“第 1 部分”重點介紹如何準確地估算某個時鐘源的抖動，以及如何將其與 ADC 的孔徑抖動組合。在“第 2 部分”中，該組合抖動將用于計算 ADC 的 SRN，然后將其與實際測量結果對比。“第 3 部分”將介紹如何通過改善 ADC 的孔徑抖動來進一步增加 ADC 的 SNR，并會重點介紹時鐘信號轉換速率的優化。 第 1 部分 重點介紹如何準確地估算某個時鐘源的抖動，以及如何將其與 ADC 的孔徑抖動組合（如下） 采樣過程回顧 根據 Nyquist-Shannon 采樣定理，如果以至少兩倍于其最大頻率的速率來對原始輸入信號采樣，則其可以得到完全重建。假設以 100 MSPS 的速率對高達 10MHz 的輸入信號采樣，則不管該信號是位于 1 到 10MHz 的基帶（首個Nyquist 區域），還是在 100 到 110MHz 的更高 Nyquist 區域內欠采樣，都沒關系（請參見圖 1）。在更高（第二個、第三個等）Nyquist 區域中采樣，一般被稱作欠采樣或次采樣。然而，在 ADC 前面要求使用抗混疊過濾，以對理想 Nyquist 區域采樣，同時避免重建原始信號過程中產生干擾。 圖 1 100MSPS 采樣的兩個輸入信號顯示了混疊帶來的相同采樣點 
時域抖動 仔細觀察某個采樣點，可以看到計時不準（時鐘抖動或時鐘相位噪聲）是如何形成振幅變化的。由于高 Nyquist 區域（例如，f1 = 10 MHz 到 f2 = 110 MHz）欠采樣帶來輸入頻率的增加，固定數量的時鐘抖動自理想采樣點產生更大數量的振幅偏差（噪聲）。另外，圖 2 表明時鐘信號自身轉換速率對采樣時間的變化產生了影響。轉換速率決定了時鐘信號通過零交叉點的快慢。換句話說，轉換速率直接影響 ADC 中時鐘電路的觸發閾值。 圖 2 時鐘抖動形成更多快速輸入信號振幅誤差
如果 ADC 的內部時鐘緩沖器上存在固定數量的熱噪聲，則轉換速率也轉換為計時不準，從而降低了 ADC 的固有窗口抖動。如圖 3 所示，窗口抖動與時鐘抖動（相位噪聲）沒有一點關系，但是這兩種抖動分量在采樣時間組合在一起。圖 3 還表明窗口抖動隨轉換速率降低而增加。轉換速率一般直接取決于時鐘振幅。
時鐘抖動導致的 SNR 減弱 有幾個因素會限制 ADC 的 SNR，例如：量化噪聲（管線式轉換器中一般不明顯）、熱噪聲（其在低輸入頻率下限制 SNR），以及時鐘抖動（SNRJitter）（請參見下面方程式 1）。SNRJitter 部分受到輸入頻率 fIN（取決于 Nyquist 區域）的限制，同時受總時鐘抖動量 tJitter 的限制，其計算方法如下：
SNRJitter[dBc]=-20×log(2π×fIN×tJitter)(2) 正如我們預計的那樣，利用固定數量的時鐘抖動，SNR 隨輸入頻率上升而下降。圖 4 描述了這種現象，其顯示了 400 fs 固定時鐘抖動時一個 14 位管線式轉換器的 SNR。如果輸入頻率增加十倍，例如：從 10MHz 增加到 100MHz，則時鐘抖動帶來的最大實際 SNR 降低 20dB。
如前所述，限制 ADC SNR 的另一個主要因素是 ADC 的熱噪聲，其不隨輸入頻率變化。一個 14 位管線式轉換器一般有 ~70 到 74 dB 的熱噪聲，如圖 4 所示。我們可以在產品說明書中找到 ADC 的熱噪聲，其相當于最低指定輸入頻率（本例中為 10MHz）的 SNR，其中時鐘抖動還不是一個因素。 讓我們來對一個具有 400 fs 抖動時鐘電路和 ~73 dB 熱噪聲的 14 位 ADC 進行分析。低輸入頻率（例如：10MHz 等）下，該 ADC 的 SNR 主要由其熱噪聲定義。由于輸入頻率增加，400-fs 時鐘抖動越來越占據主導，直到 ~300 MHz 時完全接管。盡管相比 10MHz 的 SNR，100MHz 輸入頻率下時鐘抖動帶來的 SNR 每十倍頻降低 20dB，但是總 SNR 僅降低 ~3.5 dB（降至 69.5dB），因為存在 73-dB 熱噪聲（請參見圖 5）：
現在，很明顯，如果 ADC 的熱噪聲增加，對高輸入頻率采樣時時鐘抖動便非常重要。例如，一個 16 位 ADC 具有 ~77 到 80 dB 的熱噪聲層。根據圖 4 所示曲線圖，為了最小化 100MHz 輸入頻率 SNR 的時鐘抖動影響，時鐘抖動需為大約 150 fs 或更高。 確定采樣時鐘抖動 如前所述，采樣時鐘抖動由時鐘的計時不準（相位噪聲）和 ADC 的窗口抖動組成。這兩個部分結合組成如下：
我們在產品說明書中可以找到 ADC 的孔徑口抖動 (aperture jitter)。這一值一般與時鐘振幅或轉換速率一起指定，記住這一點很重要。低時鐘振幅帶來低轉換速率，從而增加窗口抖動。 時鐘輸入抖動 時鐘鏈（振蕩器、時鐘緩沖器或 PLL）中器件的輸出抖動一般規定在某個頻率范圍內，該頻率通常偏離于基本時鐘頻率 10 kHz 到 20 MHz（單位也可以是微微秒或者繪制成相位噪聲圖），可以將其整合到一起獲取抖動信息。但是，低端的 10kHz 和高端的 20MHz 有時并非正確的使用邊界，因為它們調試依賴于其他系統參數，我們將在后面進行詳細介紹。圖 6 描述了設置正確整合限制的重要性，圖中的相位噪聲圖以其每十倍頻抖動內容覆蓋。我們可以看到，如果將下限設定為 100-Hz 或 10kHz 偏移，則產生的抖動便極為不同。同樣地，例如，設置上整合限制為 10 或 20MHz，可得到相比 100MHz 設置極為不同的結果。 圖 5 產生的 ADC SNR 受熱噪聲和時鐘抖動的限制
圖 6 每十倍頻計算得到的時鐘相位噪聲抖動影響
確定正確的整合下限 在采樣過程中，輸入信號與采樣時鐘信號混頻在一起，包括其相位噪聲。當進行輸入信號 FFT 分析時，主 FFT 容器 (bin) 集中于輸入信號。采樣信號周圍的相位噪聲（來自時鐘或輸入信號）決定了鄰近主容器的一些容器的振幅，如圖 7 所示。因此，小于 1/2 容器尺寸的偏頻的所有相位噪聲都集中于輸入信號容器中，且未增加噪聲。因此，相位噪聲整合帶寬下限應設定為 1/2 FFT 容器尺寸。 FFT 容器尺寸計算方法如下：
為了進一步描述該點，我們利用兩個不同的FFT尺寸—131,072 和 1,048,576 點，使用 ADS54RF63 進行實驗。采樣速率設定為 122.88MSPS，而圖 8 則顯示了時鐘相位噪聲。我們將一個 6-MHz、寬帶通濾波器添加到時鐘輸入，以限制影響抖動的寬帶噪聲數量。選擇 1-GHz 輸入信號的目的是確保 SNR 減弱僅由于時鐘抖動。圖 8 表明兩個 FFT 尺寸的 1/2 容器尺寸到 40MHz 相位噪聲整合抖動結果都極為不同，而“表 1”的 SNR 測量情況也反映這種現象。 圖 7 近區相位噪聲決定主容器附近 FFT 容器的振幅
設置正確的整合上限 圖 6 所示相位噪聲圖抖動貢獻量為 ~360 fs，其頻率偏移為 10 到 100MHz 之間。這比 100Hz 到 10MHz 之間偏移的所有 ~194 fs 抖動貢獻值要大得多。因此，所選整合上限可極大地影響計算得到的時鐘抖動，以及預計SNR匹配實際測量的好壞程度。 要確定正確的限制，您必須記住采樣過程中非常重要的事情是：來自其他尼奎斯特區域的時鐘信號偽帶內噪聲和雜散，正如其出現在輸入信號時表現的那樣。因此，如果時鐘輸入的相位噪聲不受頻帶限制，同時沒有高頻規律性衰減，則整合上限由變壓器（如果使用的話）帶寬和 ADC 自身的時鐘輸入設定。一些情況下，時鐘輸入帶寬可以非常大；例如，ADS54RF63 具有 ~2 GHz 的時鐘輸入帶寬，旨在允許高時鐘轉換速率的高階諧波。 若想要驗證時鐘相位噪聲是否需要整合至時鐘輸入帶寬，則需建立另一個實驗。ADS54RF63 再次工作在 122.88 MSPS，其輸入信號為 1GHz，以確保 SNR 抖動得到控制。我們利用一個 RF 放大器，生成 50MHz 到 1GHz 的寬帶白噪聲，并將其添加至采樣時鐘，如圖 9 所示。之后，我們使用幾個不同低通濾波器 (LPF) 來限制添加至時鐘信號的噪聲量。 ADS54RF63 的時鐘輸入帶寬為 ~2 GHz，但由于 RF 放大器和變壓器都具有 ~1 GHz 的 3-dB帶寬，因此有效 3-dB 時鐘輸入帶寬被降低至 ~500 MHz。“表 2”所示測得 SNR 結果證實，就本裝置而言，實際時鐘輸入帶寬約為 500MHz。圖 10 所示 FFT 對比圖進一步證實了 RF 放大器的寬帶噪聲限制了噪聲層，并降低了 SNR。 該實驗表明，時鐘相位噪聲必需非常低或者帶寬有限，較為理想的情況是通過一個很窄的帶通濾波器。否則，由系統時鐘帶寬設定的整合上限會極大降低 ADC 的 SNR。
結論 本文介紹了如何準確地估算采樣時鐘抖動，以及如何計算正確的上下整合邊界。 第 2 部分 介紹如何使用這種估算方法來推導 ADC 的 SNR，以及所得結果與實際測量結果的對比情況（如下） 濾波采樣時鐘測量 我們做了一個試驗，目的是檢查測得時鐘相位噪聲與提取自 ADC 測得 SNR 的時鐘抖動的匹配程度。如圖 11 所示，一個使用 Toyocom 491.52-MHz VCXO 的 TI CDCE72010 用于產生 122.88-MHz 采樣時鐘，同時我們利用 Agilent 的 E5052A 來對濾波相位噪聲輸出進行測量。利用一個 SNR 主要受限于采樣時鐘抖動的輸入頻率對兩種不同的 TI 數據轉換器（ADS54RF63 和 ADS5483）進行評估。快速傅里葉變換 (FFT) 的大小為 131000 點。 圖 11 濾波后時鐘相關性測試裝置結構
圖 12 所示曲線圖描述了濾波后 CDCE72010 LVCMOS 輸出的測得輸出相位噪聲。131000 點的 FFT 大小將低積分帶寬設定為 ~500 Hz。積分上限由帶通濾波器設定，其影響在相位噪聲曲線圖中清晰可見。超出曲線圖所示帶通濾波器限制的相位噪聲為 E5052A 的噪聲底限，不應包括在抖動計算中。濾波后相位噪聲輸出的積分帶來 ~90 fs 的時鐘抖動。 圖 12 濾波后時鐘的測得相位噪聲
接下來，我們建立起了熱噪聲基線。我們直接從 ~35 fs 抖動的時鐘源生成器使用濾波后采樣時鐘對兩種 ADC 采樣，而 CDCE72010 被繞過了。將輸入頻率設定為 10 MHz，預計對時鐘抖動 SNR 無影響。然后，通過增加輸入頻率至 SNR 主要為抖動限制的頻率，確定每個 ADC 的孔徑抖動。由于采樣時鐘抖動遠低于估計 ADC 孔徑抖動，因此計算應該非常準確。另外還需注意，時鐘源的輸出振幅應會增加（但沒有多到超出 ADC 的最大額定值），從而升高時鐘信號的轉換率，直到 SNR 穩定下來為止。 我們知道時鐘源生成器濾波后輸出的外部時鐘抖動為 ~35 fs，因此我們可以利用測得的 SNR 結果，然后對第 1 部分（請參見參考文獻 1）中的方程式 1、2 和 3 求解孔徑抖動值，從而計算得到 ADC 孔徑抖動，請參見下面的方程式 4。表 3 列舉了每種 ADC 測得的 SNR 結果以及計算得孔徑抖動。 表 3 測得的 SNR 和計算得抖動
利用 ADC 孔徑抖動和 CDCE72010 的采樣時鐘抖動，可以計算出 ADC 的SNR，并與實際測量結果對比。使用 ADC 孔徑抖動可以通過測得 SNR 值計算出 CDCE72010 的采樣時鐘抖動，如表 4 所列。乍一看，預計 SNR 值有些接近測得值。但是，將兩種 ADC 計算得出的采樣時鐘抖動與 90 fs 測得值對比時，出現另一幅不同的場景，其有相當多的不匹配。 不匹配的原因是，計算得出的孔徑抖動是基于時鐘源生成器的快速轉換速率。CDCE72010 的 LVCMOS 輸出消除了時鐘信號的高階諧波，其有助于形成快速升降沿。圖 13 所示波形圖表明了帶通濾波器急劇降低未濾波 LVCMOS 輸出轉換速率，以及將方波轉換為正弦波的過程。 圖 13 時鐘抖動對采樣時鐘轉換速率的影響
表 4 90-fs 時鐘抖動的 SNR 結果
改善轉換速率的一種方法是：在 CDCE72010 的 LVCMOS 輸出和帶通濾波器之間添加一個具有相當量增益的低噪聲 RF 放大器，參見圖 14。該放大器應該放置于濾波器前面，這樣便可以將其對時鐘信號的噪聲影響程度限定在濾波器帶寬，而非 ADC 的時鐘輸入帶寬。由于下一個試驗的放大器具有 21 dB 的增益，因此我們在帶通濾波器后面增加了一個可變衰減器，旨在匹配濾波后 LVCMOS 信號到時鐘生成器濾波后輸出的轉換速率。該衰減器可防止 ADC 的時鐘輸入超出最大額定值。 圖 14 帶通濾波器前面添加 RF 放大器來降低轉換速率
通過在時鐘輸入通路中安裝低噪聲 RF 放大器，兩個數據轉換器重復進行了高輸入頻率的 SNR 測量，其結果如表 5 所示。我們可以看到，測得 SNR 和預計 SNR 匹配的非常好。使用下面的方程式 5，計算得到的時鐘抖動值在 90-fs 時鐘抖動的 5 fs 以內，其結果通過相位噪聲測得推導得出。 表 5 90-fs 時鐘抖動和 RF 放大器的 SNR 結果
未濾波采樣時鐘試驗 為了強調濾波采樣時鐘的重要性，在下一個試驗中，我們將時鐘帶通濾波器從 CDCE72010 輸出端去除。在圖 15 所示結構中，我們使用了 E5052A 相位噪聲分析儀來捕獲時鐘相位噪聲。但是不幸的是，該分析儀對相位噪聲的測量僅達到 40-MHz 載波頻率偏移，并且在這點以外沒有給出任何相位噪聲特性的相關信息。 圖 15 未濾波采樣時鐘輸入的測試裝置結構
要設定使用未濾波時鐘時的正確積分上限，我們必須再一次復習一下采樣理論。CDCE72010 的未濾波時鐘輸出看起來像一種具有快速升降沿的方波，而其升降沿由時鐘頻率的基頻正弦波高階諧波引起。這些諧波的振幅比基頻低，且其振幅隨諧波階增加而下降。 在采樣時間，基頻正弦波及高階諧波與輸入信號混頻，如圖 16 所示。（為了簡單起見，僅顯示了一個諧波。）因此，三階諧波周圍的相位噪聲與輸入信號混頻，而第三諧波也形成一個混頻結果。但是，由于時鐘信號的第三諧波的振幅更低，因此該混頻結果的振幅也被降低。 圖 16 采樣時間時鐘基頻及其諧波與輸入信號混頻
兩個采樣信號組合在一起時，我們可以看到，一旦振幅差異超出 ~3 dB 時，由第三諧波引起的總相位噪聲減弱為最小。由于基頻和第三諧波之間的交叉點為 2 × fs，將寬帶相位噪聲積分至 2 × fs 可以得到相當準確的結果。 如后面圖 19 所示，CDCE72010 的未濾波 LVCMOS 輸出相位噪聲在 –153 dBc/Hz 附近穩定，其始于 ~10 MHz 偏移頻率，原因可能是 LVCMOS 輸出緩沖器的熱噪聲。ADS54RF63 EVM 具有 ~1 GHz（受限于變壓器）的時鐘輸入帶寬；因此理論上而言，應該可以對相位噪聲求積分為 ~1GHz（在900-MHz 偏移頻率的 3dB 時下降）。這會帶來 ~1.27 ps 的采樣時鐘抖動，并將 fIN = 1GHz 的 SNR 降至 ~42.8 dBFS! 圖 17 低通濾波器前面添加RF放大器來降低轉換速率
圖 18 不同低通濾波器限制相位噪聲
圖 19 外推 (extrapolate) 123-MHz 偏移頻率的未濾波相位噪聲
實際 SNR 測量結果比表 6 所列要好不少。對比實際測量結果，計算得時鐘抖動和 SNR 之間存在巨大的差異。這表明，LVCMOS 輸出的相位噪聲實際較好地限定在由變壓器決定的 900-MHz 偏移頻率界限以內。 表 6 1.27-ps 時鐘抖動的 SNR 結果
為了證明未濾波時鐘信號的相位噪聲需要積分至約兩倍采樣頻率，我們實施了如下試驗：在 CDCE72010 輸出和 ADS54RF63 時鐘輸入之間添加不同的低通濾波器。 需要注意的是，與先前試驗中的帶通濾波器一樣，3X 時鐘頻率以下帶寬的低通濾波器降低了時鐘信號的轉換速率。低通濾波器消除了會產生更快速時鐘信號升時間和轉換速率的高階諧波，從而增加了 ADC 的孔徑抖動。正因如此，我們將前面試驗的相同低噪聲 RF 放大器添加到時鐘通路，并且利用可變衰減器讓轉換速率匹配信號生成器（參見圖 17）。 將不同轉角頻率的低通濾波器用于 ADS54RF63 的采樣時鐘（如圖 18 所示），得到了一些如表 7 所列有趣值。該試驗結果表明，LVCMOS 輸出對時鐘抖動的相位噪聲影響被限制在約 200 到 250 MHz，其相當于 122.88-MHz 時鐘信號的 80-MHz 到 130-MHz 偏移頻率，并約為 2x 采樣頻率。因此，將寬帶相位噪聲擴至 123-MHz 偏移頻率，會產生 ~445 fs 的時鐘抖動，如圖 19 所示。理想情況下，積分下限應該位于 500 Hz 處（原因是選擇的 131000點FFT）；但是，500-Hz 到 1 kMz 偏移頻率的抖動貢獻值極其低，因此為了簡單起見其在本測量中被忽略。 表 7 ADS54RF63 的測得 SNR
利用調節后的相位噪聲曲線圖，計算得抖動較好地匹配了 SNR 測量結果，其在 ADS54RF63 和 ADS5483 的 10 到 30 fs 范圍內（參見表 8）。考慮到在第三諧波周圍可能存在相位噪聲的較小時鐘抖動影響，該計算得 SNR 只是一種非常接近的估算結果。 表 8 445-fs 時鐘抖動的 SNR 結果
表 9 濾波后及未濾波時鐘的測得SNR
結論 本文介紹了使用某個濾波或未濾波時鐘源時，如何正確地估算數據轉換器的 SNR。表 9 概括了得到的結果。盡管時鐘輸入的帶通濾波器對于最小化時鐘抖動是必要的，但實驗表明它會降低時鐘轉換速率，并使 ADC 的孔徑抖動降級。因此，最佳的時鐘解決方案應包括一個限制相噪影響的帶通濾波器，以及一定的時鐘振幅放大和轉換速率，目的是最小化 ADC 的孔徑抖動。 第3 部分 介紹一些如何提高現有時鐘解決方案性能的實用實施方法（待續）。 |
