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1 引言 隨著半導體工藝的不斷發展和通信技術的不斷提高，以超大規模、高集成度和復雜性為特征的通信集成電路芯片物理設計，相比于普通的消費類產品芯片，在超深亞微米工藝下面臨著更為嚴峻的挑戰：一、工藝特征尺寸的不斷縮小、電源電壓的不斷降低、電源噪聲對芯片性能的影響日益凸顯，已成為超大規模通信集成電路物理設計中一個不可忽視的問題；二、隨著工藝技術的進步，高速通信集成電路芯片的時序對于芯片制造過程中產生的偏差越來越敏感，精確的電路模型及準確的時序分析方法成為制約通信集成電路芯片能否實現快速時序收斂的關鍵；三、通信集成電路芯片通常需要支持各種高速接口電路的應用，從而造就了獨特的時鐘樹拓撲結構——網狀時鐘樹，而通信芯片固有的超大規模的特性更加重了這種復雜高速時鐘樹優化的難度；四、隨著通信技術的飛速發展、數據傳輸速度和容量的不斷提高、信道噪聲對信號質量的影響越來越大，高速串并/并串轉換器（HighSpeedSerdes，HSS）的抗噪性、傳輸信道數量及其建模仿真的精確度成為影響通信系統設計的重要因素。本文針對這些通信芯片的物理設計難點，較為詳細地介紹了IBM相應的解決方案。 2 物理設計難點分析及解決方案 針對超深亞微米工藝下超大規模通信集成電路所面臨的物理設計難點，IBM提出了相應的解決方案，具體介紹如下。 2.1 電源噪聲分析 目前通信集成電路的規模不斷增大、工藝特征尺寸不斷減小，芯片的功耗不斷增加而電源電壓則不斷降低，電源噪聲已成為超大規模集成電路設計中一個不可忽視的問題。由于大規模通信集成電路芯片通常帶有各種復雜的高速接口，并在整個產品的工作過程中要求有很高的可靠性，因此芯片的電源設計起著至關重要的作用。為了保證芯片的電源完整性，在芯片的設計流程中必須對IO的同步開關噪聲SSN（SimultaneousSwitchNoise）、芯片上的動態電源噪聲、靜態壓降、ESD（Electro-StaticDischarge）靜電保護以及電遷移EM（ElectroMigration）進行有效的檢查和簽收。 IBM在進行超大規模集成電路的設計過程中，有一套完整的流程對電源噪聲進行分析（圖1），能夠在芯片的布局階段盡早發現和解決芯片布局與電源設計上存在的問題，從而減少了設計反復的時間。電源噪聲檢查在芯片設計過程中是一個重要的簽收環節，完整的設計和分析流程保證了IBM能夠提供高質量的專用集成電路芯片。 圖1 電源噪聲分析流程 IBM的電源噪聲分析流程貫穿了整個芯片設計過程，其中包含了兩個噪聲評審會議和一系列分析工具。在每個項目開始布局之前，噪聲分析小組會和項目的物理設計工程師一起召開PINT(Post-IDRNoiseTeamReview)會議，對芯片的設計規格進行審查，找出設計中可能存在的風險，提出在芯片布局時需要注意的事項，讓物理設計工程師在布局前對整個芯片的電源噪聲情況有所了解，盡量避免由于電源噪聲無法滿足而反復修改布局。在芯片布局階段，負責電源噪聲分析的工程師會緊跟布局的變化，利用IBM的GPM（GenericPackageModel）和ALSIM（AustinLinearSimulator）系列工具及時評估芯片的電源噪聲。 GPM是一個可以快速分析IO同步開關噪聲的建模和分析工具。GPM針對芯片中包含IO的局部區域建立HSPICE模型，其中包含通用的封裝RLC模型，芯片上的電源分配網絡，IO驅動器模型和模擬一般邏輯電路翻轉的等效模型。由于GPM分析不需要成熟的芯片布局，建模和仿真速度快，因此可以盡早分析IO對電源噪聲的影響，為芯片的IO布局提供快速的參考，評估IO所需的電源濾波方案，避免在設計中形成電源噪聲的熱點。一旦芯片布局確定，GPM模型可以代表實際芯片的IO翻轉情況，該模型可以交付客戶，讓客戶聯合系統的板級模型進行芯片、封裝和PCB的信號完整性分析和時序分析。分析的結果可以幫助客戶在芯片設計早期評估系統的性能，同步地進行PCB的設計，確定更加合理的芯片時序約束。 ALSIM_TA（TransientAnalysis）是一個高效的全芯片動態電源噪聲仿真分析工具。仿真過程中使用了芯片的封裝模型，片上電源網絡模型和代表各種邏輯電路翻轉的電流波形。通過ALSIM_TA仿真可以得到整個芯片電源噪聲峰峰值，動態壓降等信息在芯片上的分布情況，并以二維圖形直觀地顯示，如圖2所示。ALSIM_TA的結果可以直觀地評估芯片的布局和電源濾波方案對電源噪聲的影響。 圖2 ALSIM_TA仿真結果 根據早期的ALSIM_TA和GPM分析結果，物理設計工程師可以盡早優化芯片布局，通過增加噪聲源和噪聲敏感的器件之間的距離，增加片上去耦電容等方式獲得較好的噪聲性能。 在芯片布局最終確定之前，噪聲分析小組會和物理設計工程師召開NTFR（NoiseTeamFloorplanReview）會議，再次對芯片的布局和電源濾波方案進行評審，對高速接口的相關問題進行討論，檢查芯片是否可以滿足電源噪聲簽收的標準并提出建議和進一步的分析、優化方案。 除了利用GPM和ALSIM_TA對電源動態噪聲進行分析，IBM還使用ALSIM_ETIR對全芯片的靜態電源壓降進行分析。在每個設計階段，ALSIM_ETIR會提取每個電路上的壓降并反標到時序分析工具中從而得到更真實的靜態時序分析結果。在每個設計的簽收階段，ALSIM_PGA和ALSIM_ESD是對EM和ESD進行檢查和簽收的工具，而GPM則是動態電源噪聲的簽收工具。通過在每個設計階段對芯片的電源噪聲進行完備的檢查，IBM可以設計出具有高可靠性的大規模通信集成電路芯片，保證一次設計成功率。 2.2 統計靜態時序分析（SSTA） 隨著工藝技術的進步，芯片制造過程中產生的偏差成為影響芯片性能的重要因素，必須在芯片設計的階段就考慮這個問題。傳統的靜態時序分析（StaticTimingAnalysis,STA）方法，建立在以工藝角為基礎的器件時序模型上。然而隨著工藝技術的進步，反映偏差的參數迅速增加，不僅包括晶片內或晶片間的偏差，還包括各種片上偏差（On-ChipVariation,OCV），例如芯片不同位置上溝道長度、閾值電壓、金屬層厚度等，這導致工藝角的數目和時序分析的時間呈指數增長。除此之外，STA的另一大缺陷是預測的時序過于悲觀，因為器件工作在每個參數的最壞情況下的機率是很低的，這導致設計的時序過于保守，從而增加了設計難度和時間。因此，我們需要建立一個更完備的模型以反映各種工藝偏差對時序的影響，并在有限的時間內，更準確地進行時序分析。 IBM很早就開始對統計靜態時序分析方法（StatisticalStaticTimingAnalysis,SSTA）進行研究，并已取代STA應用于65nm、45nm工藝中。SSTA是利用統計的方式去描述制造工藝中的偏差，采用的模型描述的是各個偏差的概率分布曲線。 下面我們舉例說明SSTA與STA的不同。如圖3所示，寄存器A和寄存器B的時鐘端接在同一個門控時鐘源，但分別在M5和M6金屬層上布線。傳統的STA沒有考慮不同金屬層之間由于CMP工藝造成的偏差，因此假設兩條路徑工作在相同的工藝角下，導致實際的時鐘偏移（Skew）大于估計的結果，電路可能無法正常工作。圖4描述了M5和M6金屬層阻抗偏差的分布，實際電路可能工作在整個坐標平面內的任意一個點。PrimeTime中通過引入比例因子（DeratingFactor）來解決類似的工藝偏差，兩個參數的偏差遵循線性關系，所覆蓋的范圍為圖4中條狀區域，比例因子的值決定了所覆蓋區域的大小。SSTA是基于各個偏差的概率分布曲線，得到聯合概率分布曲線，采用3σ分析方法，覆蓋區域所占比例高達98.9%。 圖3 金屬層制造偏差引起的時鐘偏移 圖4 不同時序分析方法對工藝偏差的覆蓋率 SSTA不以slack作為時序檢查的依據，而是預測電路性能對工藝偏差的敏感程度，作為評價設計可靠性的指標。SSTA可以分析出芯片上每個部分能工作在多高的時鐘頻率下，并為測試方案的設計提供依據。SSTA的基礎是建立可靠的模型來反映工藝偏差的概率分布，IBM已經將SSTA應用于自主研發的時序分析工具Einstimer中，并從65nm工藝開始，作為Sign-off的必要條件。同時，IBM還將SSTA的理念應用于布局布線，信號完整性分析等工具中，從統計學的角度對電路進行優化，使設計更符合DFM的要求。 2.3 時鐘樹優化 通信集成電路通常需要支持各種應用，如HSS、SRAM、DDR、TCAM等；而這些接口電路一般都工作在不同的時鐘域下。為了實現各接口電路之間高速的數據傳輸，往往需要一些計算/控制邏輯電路能夠可配置地工作在不同的時鐘域。這樣就形成了通信領域集成電路芯片獨特的時鐘樹拓撲結構——網狀時鐘樹。如圖5所示，多個異步時鐘源從PLL、HSS或者IO引入芯片內部，經過幾級選通器或分頻器，最終到達每個時序器件的時鐘端。時鐘結構相同的一組邏輯電路，可以在不同的時段采用不同的時鐘頻率；而時鐘結構不同的邏輯電路，經過配置，可以工作在同一時鐘域下，進行同步信號傳輸，滿足特殊的通信需求。因此，在建立和優化時鐘樹時，需要對芯片上各個時鐘的到達時間進行一個整體的約束，使可能工作在同一時鐘域下的邏輯電路的時鐘信號到達時間盡量保持一致，從而保證時序電路正常工作。 圖5 網狀時鐘樹結構 IBM常用的時鐘樹優化機制主要由描述時鐘樹結構的CDOC（ClockDesignerOptimizationControlFile）文件和時鐘樹優化工具BCO兩部分組成。基本工作原理為：首先通過CDOC文件確定需要優化的時鐘樹——CDOC文件描述了各條時鐘樹的起始點和一個停止點，從起始點開始向后追溯，直到所有分支都遇到停止點為止；其間穿過的結構，就是需要優化的時鐘樹；然后BCO根據CDOC文件所描述的時鐘樹結構，按前后順序依次優化——在優化每一條時鐘樹段落時，BCO會按照由葉至根的順序，插入一系列緩沖器或者反向器，使得各個葉節點的時鐘到達時間偏差和整個時鐘樹延遲都盡量小，BCO還會對時鐘樹穿過的組合邏輯結構進行復制，放在各個葉節點附近，從而滿足優化前后邏輯功能的一致性。 針對通信芯片相對復雜的時鐘樹結構，BCO在原有機制的基礎上提供了一種逐級優化時鐘樹的方法：如圖6所示，首先將整個時鐘網絡以選通器或分頻器為節點分段，按照時鐘信號的流向，靠近時鐘源的為父時鐘樹，反之為子時鐘樹。然后從最末端的子時鐘樹開始進行優化，并將優化后的延時信息標記在子時鐘樹的根節點上；優化父時鐘樹時，根據其所有子時鐘樹的延遲信息，采用時鐘偏差技術（PlannedSkewScheduling），使得其下所有時序器件（包括它的子時鐘樹）的時鐘信號到達時間相同；以此向前遞歸，直到時鐘源；從而實現了整個時鐘網絡優化。 圖6 網狀時鐘樹優化方法 2.4 HSS 隨著信息技術的飛速發展，特別是通信要求的飛速提高，大容量、高速度的業務需求成為了通信系統設計的關鍵考慮因素。在這種背景下，Serdes（串并/并串轉換器）應運而生，并憑借其抗噪性強、傳輸信道數量少等優點，越來越顯示出替代高速并行接口電路的趨勢。然而隨著數據傳輸速度和容量的不斷提高，信道噪聲對信號質量的影響也越來越大，而且不同的業務需求也需要有多種的Serdes進行支持。如何選擇一款能夠充分滿足業務要求的Serdes是大容量通信系統設計中的難點。 針對這種需求，IBM提供了多種型號的HSS（HighSpeedSerdes），能夠充分滿足客戶需求。HSS提供了一種可以在多種條件下運行的高速串并轉換接口，它保證了發送端數據的低噪聲并且能夠根據接收數據提取時鐘。HSS支持包括從130nm到45nm的半導體工藝，可以達到最高14Gb的數據吞吐率。HSS由接收數據、發送數據和內建PLL三大部分組成，支持雙工和單工等多種工作模式。HSS支持多種應用環境，包括電纜連接、擴展連接單元接口（XAUI）、InfiniBand協議、串行ATA接口、串行連接SCSI接口、光纖互聯、SONET以及背板（backplane）應用等。 出于減少功耗的考慮，HSS支持多種低功耗模式，所有的數據通道可以被關閉，內建PLL也可以被關閉。通過關閉不需要的通道和PLL，可以節省大部分的動態功耗。另外支持輸出端信號強度調節等多種低功耗選擇。 針對越來越復雜的信道環境，為了滿足高速大容量業務的需要，IBM為HSS提供了完備而精確的仿真和模擬環境，能夠得到精確的HSS配置結果從而得到最佳的信號質量。客戶通過提取S-parameter，采用IBM提供的HSSCDR工具或者采用業界通用的AMI模型，以比Hspice高數十倍的仿真速度，得到最佳的HSS配置，調節發送和接受端的內建有限沖激響應濾波器（FIR），配合眼圖（Eye-diagram）進行信號質量檢測，得到包括頻譜分析在內的多種圖表，從而有效地輔助客戶設計，如下圖所示。 圖7 HSSCDR眼圖分析示意圖 3 小結 本文針對超深亞微米工藝下通信集成電路芯片物理設計的各個難點，提出了相應的解決方案。本文首先分析了由通信集成電路固有特性所決定的，超深亞微米通信芯片物理設計所面臨的挑戰，如電源網絡的穩定、時序的收斂問題、復雜時鐘樹的優化、高速串并/并串轉換器應用等；接著較為詳細地介紹了IBM解決方案，如基于ALSIM系列工具的電源網絡的分析設計流程、統計靜態時序分析方法（SSTA）、時鐘樹優化工具BCO，多種高性能的高速串并轉換器及其完備而精確的仿真和建模環境等。因此，IBM所提出的芯片物理設計方法能有效地解決通信集成電路芯片在超深亞微米工藝下的物理實現難點，從而極大地促進通信芯片的開發與應用。 |
