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來源：虎嗅網 作者：丸都山 卡在2022年的最后幾天，臺積電兌現了年內量產3nm工藝芯片的承諾。 12月24日，據中國臺灣媒體《經濟日報》報道，臺積電將于下周在南科園區的3nm工廠舉辦量產暨擴廠典禮。 按照臺積電的規劃，這座總投資高達6000億新臺幣（約合人民幣1360億）的超級工廠，在滿產后的月產能將實現6萬片12英寸晶圓。這也創下了臺積電單筆投資建廠的紀錄，作為對比，臺積電2020年在美國投建的5nm工廠投資額為120億美元（約合人民幣838億）。 只不過，現階段似乎沒有下游廠商，能為這項奢侈的技術買單了。 買不起的芯片，撐不住的市場 在臺積電宣布3納米制程量產之前，臺積電在先進制程上的唯一對手三星宣布成功量產3nm芯片。但虎嗅向多位業內人士了解，三星的先進制程芯片，一直卡在良率上不去。因為有代工市場的壓力，三星往往會早一些宣布自己的制程進展。 而在頭部代工廠的研發專家表示，三星3納米芯片的首位客戶是一家國內的挖礦芯片廠商，原因是挖礦芯片的制程要求單一，并不是完整的工藝平臺，光罩數量也少很多。通常情況下，芯片上的晶體管會按照一定比例分配給邏輯（負責運算）和SRAM（負責存儲），上述專家表示，對于挖礦芯片來說，基本只用到了前者，這對于代工廠來說更容易實現。 所謂SRAM，即靜態隨機存儲器，這種存儲器只要保持通電，里面儲存的數據就可以恒常保持。 并且，挖礦芯片廠商希望能夠盡可能使用高性能，三星在試驗階段的用戶會給出很好的優惠。 因此，相比之下，業界認為對于向來求穩的臺積電來說，一旦他們公布量產，良率上能夠相對可靠。但即便如此，似乎沒有多少客戶愿意買單，或者買得起這個單。 11月，臺媒《電子時報》援引產業鏈知情人士的消息指出，臺積電的某位頭部客戶已經大幅削減了3nm芯片的訂單。 虎嗅根據公開信息查詢，目前包括蘋果、英偉達、英特爾、AMD、高通、聯發科都表達了讓臺積電代工3nm芯片的意愿，但在上述公司中，沒有一家明確公布了3nm產品的時間表。 這與今年年初各家提前預約3nm芯片產能的光景形成了強烈的對比。從搶占產能到大客戶砍單，為什么各大廠商突然對3nm芯片失去了興趣？ 一個最直接的原因是，這項新技術真的太貴了。 此前，英偉達在發布4nm制程的RTX 40系列顯卡時，CEO黃仁勛就曾吐槽過，“現在的芯片代工不是貴一點點，而是巨幅漲價。” 而進入3nm制程后，代工端給出的價格要更加夸張。根據Digitimes的數據，未來3nm芯片量產后，晶圓的單片價格將突破20000美元，相比于7nm芯片翻了一番。 芯片設計廠商對于代工價格上漲不滿，而臺積電也是有苦難言。 從成本核算的角度來看，第三方分析機構IBS曾算過一筆賬，晶圓廠在3nm制程的工藝研發投入達到40億美元-50億美元，建一座3納米制程、每月生產4萬片的生產線，成本約為150億美元-200億美元，這還只是晶圓廠的投入。 先進制程芯片的開發費用同樣不遑多讓，其研發費用主要包括芯片設計、IP、EDA、設備等，根據第三方半導體研究機構Semi engineering計算，28納米制程的開發費用大約為5130萬美元，到16納米制程需要投入1億美元，到5納米制程節點，這個費用達到5.42億美元。 
65nm-5nm工藝開發費用，圖片來源：Semi engineering 需要說明的是，如今各大廠商所說的5nm、3nm等概念，更多是廠商根據自身的參數定義的制程概念，這些數字本身除了表達工藝迭代之外，沒有什么真正的參考意義。比如同為5nm工藝制程，臺積電5nm芯片每平方毫米的晶體管數量為1.71億個，三星5nm芯片每平方毫米的晶體管數量1.27億個，兩者規格參數完全不同。 一般情況下，芯片代工廠商需要在工藝節點下開發多個的工藝版本以滿足客戶在不同場景下的需求，就目前臺積電公布的信息來看，這家公司未來將至少開發包括N3B（基礎版本）、N3E（低功耗）、N3P（性能增強版本）、N3S（密度增強版本）、N3X（超強性能版本）在內的五個工藝版本，除了N3B與N3E，其他版本之間并沒有直接迭代關系。 不過，如果僅是價格上漲，下游廠商們可能也不會打退堂鼓，真正的問題在于，摩爾定律在這一代芯片上已經開始放緩，甚至出現了失效的跡象。性能沒有翻倍，成本卻指數級遞增。 所謂摩爾定律，即“每隔18個月，同樣面積內晶體管數量翻倍，但是價格不變”，這條定律雖然是戈登·摩爾的經驗之談，但在過去50余年的時間里已在半導體行業中得到廣泛驗證。 這條定律可以反映出兩個結論，首先是每隔18個月，單位面積內晶體數量翻倍，這意味著性能也翻倍了。其次價格不變，等同于同樣價格買到晶體管數量也翻倍了，這意味著單個晶體管成本降低了一半。 而目前3nm制程的芯片既沒有讓性能實現翻倍，也沒有讓單個晶體管的成本下降。 根據行業媒體Semianalysis的測算，相較于臺積電5nm制程工藝，目前3nm測試芯片在晶體管密度上提高56%，成本增加了約40%。換算下來，3nm制程工藝芯片的單個晶體管的成本降低約11%，“這幾乎是 50 多年來主要工藝技術的最弱擴展”。 這對于芯片設計公司是無論如何都無法接受的，盡管先進制程的利潤豐厚，但投入和風險也更大。尤其是在消費電子市場疲軟的大背景下，芯片廠商大概率不會冒險增加成本去推動芯片制程的升級，未來行業內“擠牙膏”式的產品迭代或將成為常態。 Chiplet會是未來嗎？ 在半個月前的年度 IEEE 國際電子器件會議 (IEDM)上，臺積電展示了有關3nm 工藝節點的許多細節。 臺積電在IEDM上發表的論文上稱，采用N3和N5工藝的SRAM位單元大小為0.0199μm2和0.021μm2，僅縮小了約5%，而N3E工藝更糟糕，基本維持在0.021μm2，這意味著相比N5工藝幾乎沒有縮減。 這說明臺積電目前遇到的嚴峻問題是，SRAM位單元的體積根本無法再繼續縮減了。 也就是說，在同樣晶體管數量下，隨著邏輯晶體管單位的縮小，實際上SRAM單元要占用更多的面積，這也很好地解釋了3nm工藝性能提升不不明顯的原因。 當然，這個問題并不是沒有方案，比如可以使用Chiplet設計。 Chiplet又稱“小芯片”或“芯粒”技術，將原本需要一顆大芯片完成的功能，切分到一個個面積比較小的芯粒上，然后將這些具有特定功能的芯粒，通過某種互連技術連接起來，再封裝成為一個系統芯片。最初，Chiple是AMD、英特爾、賽靈思等芯片巨頭廠商，為了解決服務器領域大算力芯片光照掩膜尺寸瓶頸的問題，選擇的一項技術。 最早提出這個概念的，是曾經Marvell的CEO周秀文，當時的Marvell有很多客戶，其中有很多共同的技術，周秀文想到，與其在每個芯片上放一個模塊，不如把共用的IP變成一個個的小芯片，哪個客戶需要，就拿過來拼在一起。這樣就很好解決了IP重復使用的問題。彼時，這個概念叫做MoChi。 后來，周秀文提出的這個概念，并沒有在Marvell得到實現，反而是AMD將其發揚光大。
Chiplet封裝工藝演示圖，圖片來源：Wikichip 早在2017年，AMD就在其初代Epyc服務器處理器Naples中，實現了4個同類CPU的封裝；到2019年AMD又推出了第二代EPYC處理器Rome，此時使用了8塊CPU芯片，該芯片使用的是14nm工藝，而內部封裝的CPU Chiplet使用7nm晶體管來提高速度和功率，Rome是當時英特爾最好的處理器性能的兩倍多。 這也顯示出chiplet的又一特性：在摩爾定律放緩的背景下，可以通過多塊芯片堆疊保持產品性能的提升。 不過，現階段的Chiplet還存在較強的局限性。一位業內專家向虎嗅表示，“尖端的先進封裝工藝在精度控制上，已經越來越朝著集成電路本身的精度要求在靠攏了。”這也讓先進封裝工藝的成本一路水漲船高，英特爾今年在意大利投資45億歐元修建Chiplet工廠，這個價格幾乎與一座7nm芯片工廠相持平。 對于Chiplet技術來說，仍然是巨頭之間的游戲。多位業內專家告訴虎嗅，其難點并不單是在制造工藝，如何使用先進封裝將不同的小芯片模塊組裝起來，如何設計架構以及各芯片模塊間的互連、如何設計接口等，都十分關鍵。因此，短時間內，Chiplet技術仍然不可能替代摩爾定律，成為主流。 相比于此前的工藝節點，臺積電此次發布的三納米制程的工藝技術略顯無力。毫無疑問，在先進制程上的競爭，半導體廠商依然會一直卷下去。但現在誰能為其買單？可能連臺積電自己也說不準。 |
