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ZYNQ7035 PL Cameralink回環(huán)例程

發(fā)布時間:2023-2-24 10:30    發(fā)布者:CoreKernel
關(guān)鍵詞: C6657 , C6678 , Cameralink Base , Cameralink Full , zynq7000
本文主要介紹說明XQ6657Z35-EVM評估板Cameralink回環(huán)例程的功能、使用步驟以及各個例程的運(yùn)行效果。
(基于TI KeyStone架構(gòu)C6000系列TMS320C6657雙核C66x 定點(diǎn)/浮點(diǎn)DSP以及Xilinx Zynq-7000系列SoC處理器XC7Z035-2FFG676I設(shè)計(jì)的異構(gòu)多核評估板,由核心板與評估底板組成。評估板CameraLink功能支持2路Base輸入、或者2路Base輸出、或者1路Full 輸入或輸出)
ZYNQ7035        PL Cameralink回環(huán)例程1.1.1 例程位置
ZYNQ例程保存在資料盤中的Demo\ZYNQ\PL\base_cameralink_loop\prj文件夾下。

1.1.2 功能簡介
Cameralink回環(huán)例程將J3、J4當(dāng)作兩個獨(dú)立的Base Cameralink接口使用,一個接收,另一個發(fā)送。
Cameralink接收端,利用Xilinx ISERDESE2原語進(jìn)行串/并轉(zhuǎn)換,將LVDS串行數(shù)據(jù)轉(zhuǎn)換成28bitcameralink并行數(shù)據(jù)。解串后的并行數(shù)據(jù)通過ila進(jìn)行在線分析和查看,并實(shí)時檢測并行數(shù)據(jù)是否有誤碼
Cameralink發(fā)送端,利用Xilinx OSERDESE2原語進(jìn)行并/串轉(zhuǎn)換,將本地28bit cameralink并行數(shù)據(jù)串行化為LVDS數(shù)據(jù)發(fā)送出去。

1.1.3 Cameralink接口時序說明1.1.3.1 Cameralink三種配置模式
Base模式:只需一根Cameralink線纜;4對差分?jǐn)?shù)據(jù)、1對差分時鐘;
Medium模式:需要兩根Cameralink線纜;8對差分?jǐn)?shù)據(jù)、2對差分時鐘;
Full模式:需要兩根Cameralink線纜;12對差分?jǐn)?shù)據(jù)、3對差分時鐘。
各種模式下,統(tǒng)一都包含一組控制口和一組串口?刂瓶谟4根信號,用于圖像采集端對相機(jī)的IO控制;串口用于圖像采集端對相機(jī)參數(shù)的配置。

1.1.3.2 單路差分?jǐn)?shù)據(jù)與時鐘之間時序關(guān)系


單路Cameralink差分?jǐn)?shù)據(jù)與隨路的差分像素時鐘之間的時序關(guān)系如下圖所示:


一個時鐘周期內(nèi)傳輸7bits串行數(shù)據(jù),首先傳輸串行數(shù)據(jù)的最高位,最后傳輸串行數(shù)據(jù)的最低位。7bits數(shù)據(jù)起始于像素時鐘高電平的中間位置,即數(shù)據(jù)的最高位在Clock高電平的中間時刻開始傳輸。
Clock高電平時間比Clock低電平時間多一個bit位。

1.1.3.3 通道傳輸數(shù)據(jù)與圖像數(shù)據(jù)映射關(guān)系


1路差分?jǐn)?shù)據(jù)通道上,一個Clock像素時鐘周期傳輸7bits串行數(shù)據(jù),那么4路差分?jǐn)?shù)據(jù)通道總共就是4*7bits=28bits,我們稱這28bits數(shù)據(jù)為并行數(shù)據(jù),為了方便描述,這28bits數(shù)據(jù)記為TX/RX27~0Cameralink Base模式下,這28bits數(shù)據(jù)與圖像行/場同步/數(shù)據(jù)有效標(biāo)記、圖像數(shù)據(jù)的映射關(guān)系如下圖所示:


TX/RX24映射為行同步標(biāo)記LVALTX/RX25映射為場同步標(biāo)記FVAL,TX/RX26映射為圖像數(shù)據(jù)有效標(biāo)記DVAL,TX/RX23未使用,其余位對應(yīng)圖像數(shù)據(jù)。

1.1.3.4 28位并行數(shù)據(jù)與4路差分?jǐn)?shù)據(jù)傳輸通道之間的映射關(guān)系
上述28位并行數(shù)據(jù)是如何通過4路差分?jǐn)?shù)據(jù)傳輸通道進(jìn)行傳輸?shù)哪兀?/font>28位并行數(shù)據(jù)映射到4路差分?jǐn)?shù)據(jù)傳輸通道各個時刻點(diǎn)的位置關(guān)系如下圖所示:

1.1.4 管腳約束
ZYNQ PL工程管腳約束如下圖所示:

1.1.5 例程使用1.1.5.1 連接Cameralink線纜
使用Cameralink線纜將J3、J4兩個接口連接在一起:

1.1.5.2 加載運(yùn)行ZYNQ程序1.1.5.2.1 打開Vivado工程
打開Vivado示例工程:

工程打開后界面如下圖所示:

1.1.5.2.2 下載ZYNQ PL程序
下載bit流文件base_cameralink_loop.bit,并且配套base_cameralink_loop.ltx調(diào)試文件,如下圖下載界面所示:

1.1.5.3 運(yùn)行結(jié)果說明
ZYNQ PL端提供的ILA調(diào)試窗口,可以實(shí)時抓取采集Cameralink并行信號以及錯誤檢測信號的時序波形。
hw_ila_1調(diào)試界面抓取Cameralink并行發(fā)送數(shù)據(jù),是一個28bits的累加數(shù):

hw_ila_2調(diào)試界面抓取Cameralink并行接收數(shù)據(jù)、接收誤碼統(tǒng)計(jì)以及接收誤碼實(shí)時標(biāo)識信號,如下圖所示:

cameralink_rx_err_num顯示有數(shù)值,則說明Cameralink接收過程中存在誤碼?赡茉陂_始通信初始化期間存在誤碼現(xiàn)象,導(dǎo)致cameralink_rx_err_num誤碼統(tǒng)計(jì)累加。待程序下載完畢后,如果Cameralink通信正常的話,cameralink_rx_err_num誤碼統(tǒng)計(jì)應(yīng)該不會再累加。如果cameralink_rx_err_num誤碼統(tǒng)計(jì)繼續(xù)不斷累加,則通過觸發(fā)camera_rx_error信號可以捕捉到誤碼具體發(fā)生時刻。

1.1.5.4 退出實(shí)驗(yàn)
Vivado調(diào)試界面Hardware Manager窗口,右鍵單擊localhost(1),在彈出的菜單中點(diǎn)擊Close Server,斷開ZYNQ JTAG仿真器與板卡的連接:

最后,關(guān)閉板卡電源,實(shí)驗(yàn)結(jié)束。
ZYNQ PL Cameralink回環(huán)例程.pdf (1.32 MB)

圖片4.png (261.91 KB)

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