楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence Joules RTL Design Studio---這款新的解決方案可為用戶提供實用的洞察，有助于加快寄存器傳輸級（RTL）設計和實現流程。前端設計人員可以在一個統一的界面使用數字設計分析和調試功能，在進入實現階段之前全面優化 RTL 設計。借助這一解決方案，用戶可以通過 Cadence 領先的 AI 產品系列，利用生成式 AI 進行 RTL 設計探索和大數據分析。Joules RTL Design Studio 有助于用戶快速準確地得出物理估計值，最多可將 RTL 生產力提升 5 倍，并實現高達 25% 的結果質量（QoR）改善。
Joules RTL Design Studio 擴充了 Cadence 現有的 Joules RTL Power Solution 解決方案，通過增加對功率、性能、面積和擁塞（PPAC）的可見性，覆蓋了物理設計的方方面面。此外，這款新工具還附帶一系列有助于提升生產力的功能和優勢，包括： • 獨樹一幟的智能 RTL 調試輔助系統：提供早期 PPAC 指標，在整個設計周期（邏輯、物理、生產實現）內提供實用的調試信息，幫助工程師進行假設分析，探索潛在的解決方案，盡量減少迭代，提升設計性能。 • 依托成熟引擎：Joules RTL Design Studio 與 Innovus Implementation System、Genus Synthesis Solution 和 Joules RTL Power Solution 共用相同的強大引擎，用戶可通過同一個 GUI 訪問所有分析和設計探索功能，優化結果質量。 • 集成強大的 AI 技術：Joules RTL Design Studio 與生成式 AI 解決方案 Cadence Cerebrus Intelligent Chip Explorer 集成，用于探索不同的設計空間場景，如布線圖優化、權衡頻率和電壓。此外，Cadence Joint Enterprise Data and AI （JedAI） Platform 可針對不同的 RTL 版本或前幾代項目進行趨勢和洞察分析。 • 集成 lint 檢查器：工程師可以循序漸進地運行 lint 檢查器，提前排除數據和設置問題，減少錯誤并縮短設計完成時間。 • 統一界面：給 RTL 設計人員帶來了友好高效的使用體驗，反饋物理實現情況，定位并分類違例問題，分析瓶頸所在，以及 RTL、原理圖和 layout 交互查詢。 “現在，RTL 設計人員可以快速獲取 PPAC 調試所需的所有物理信息。以往，他們只能等到實現階段才能獲得這些信息，而這個過程短則幾天，長則數周，”Cadence 高級副總裁兼數字與簽核事業部總經理 Chin-Chi Teng 博士表示，“Joules RTL Design Studio 讓設計人員可以盡早發現并及時解決各種挑戰，最終加快產品上市。我們的此番努力再次兌現了我們的初始目標：將 RTL 收斂速度提升 5 倍，并實現 25% 的結果質量改善。” Joules RTL Design Studio 是更廣泛的 Cadence 數字全流程的一部分，助力客戶加快設計收斂。新推出的工具和更廣泛的流程支持公司的智能系統設計（Intelligent System Design™）戰略，旨在實現系統級芯片（SoC）卓越設計。如需詳細了解 Joules RTL Design Studio，請訪問 www.cadence.com/go/joulesrtldspr。 客戶反饋： “我們的工程師實現了高效的分析，將生產力提高了 2-3 倍，大大減少了 RTL 設計師和實現團隊之間的迭代。Joules RTL Design Studio 為我們提供了一種強大、高效的方法，使我們可以根據邏輯和物理原因查找時序違例問題并對其進行分類，還可以執行瓶頸分析，對 RTL、原理圖和 layout 進行交叉查詢。與我們之前使用的從前至后的設計流程相比，我們現在能夠更早發現設計問題。將其與 Cadence 數字全流程（Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution）一起使用，有助于顯著縮短我們的設計工期。除了目前正在進行的設計外，我們還計劃使用 Joules RTL Design Studio 來提高未來項目的設計效率。” - Shunji Katsuki, general manager, SoC System Development Division, Global Development Group,Socionext “我們的 RTL 設計團隊致力于打造優異的硅產品，以更高的性能和更低的功耗提供更智能的用戶體驗。要想實現這一目標，他們需要基于對功率、性能、面積和擁塞的早期估計做出設計決策。Joules RTL Design Studio 能夠實現精確的物理原型驗證，讓我們的設計人員可以信心滿滿地大膽創新，減少了前端和后端團隊之間的迭代，因此聯發科可以更快地將各種獨具優勢的產品推向市場。” -Harrison Hsieh， senior general manager of Silicon Product Development, MediaTek “在設計周期的早期階段找到 RTL 瓶頸對于 IP 開發至關重要，這有助于實現快速更新，提高 RTL 質量并改善 PPA 結果。特別是對于 Arm，Joules RTL Design Studio 可以幫助我們找到與擁塞和深層邏輯相關的問題所在，從而節省尋找根本原因的大量時間。” -Mark Galbraith, vice president of Productivity Engineering,Arm “隨著系統級芯片的功耗密度不斷增加，高能效設計的重要性與日俱增。為此，我們在進一步增強 RTL 層面的優化方面付出了不懈努力。現在，通過利用 Cadence 的 Joules RTL Design Studio，我們能夠在設計階段的早期進行高效準確的功率細化分析。它能夠進行功耗預測，助力我們快速完成 RTL 優化迭代，確保設計團隊顯著加速 RTL 優化。” -Zejian CAI，COT Methodology，T-Head, Alibaba |
