dsp數據總線與CPLD連接后,數據總線引腳設為雙向引腳,結果造成DSP仿真時程序下載不到DSP,數據總線加上拉電阻后,用片內程序工作,CPLD輸出正確,但上拉后,數據總線波形仍不夠陡,怎么解決?請高手指點 ...
Modelsim 編輯 verilog 用不慣，UE還不錯，就是不能編譯，聽說Debussy不錯，各位覺得怎么樣？
在什么地方可以找到 altera 中的dds ip核，給出詳細的網站地址.
2011年12月20日 21:08
我用cy7c68013a-128，和EPM7128STI100-10做了一個采集電路，在pcb板上單焊接上cy7c68013a-128時，計算機可以正常識別它，可是焊接上EPM7128STI100-10后，就成了無法識別的設備了，EPM7128STI100 ...
2011年12月15日 08:19
各位FPGA高手，我有項目開發。誠尋長期合作伙伴。qq：158090242非誠勿擾！
請問各位高手，我燒寫完CPLD程序后，電路突然變大，成了100多mA，但顯示程序燒寫成功，連上電路后，工作電流也高于正常值20多mA，想知道是CPLD被燒壞了么，可是電路工作正常，除了電流有些大以 ...
2011年12月08日 21:43
本人剛剛接觸quartus ii，很多問題還沒有搞清楚，現有如下問題，想向各位高手請教！
我在一個工程里面編寫了一個verilog程序，并且生成了對應的圖形文件，在原理圖編輯環境中使用。但是我想 ...
2011年12月08日 18:36
小弟剛開始學習CPLD,編寫程序時候遇到個問題沒辦法解決 跪求高手助我！！！
要求的功能是這樣的，（8位）并形信號轉換為串形信號。并形信號在CS拉低時鎖存，CS拉低之后的CLK觸發將鎖存的 ...
雙niosII核的程序下載到cfi flash 中出錯，有解決方法嗎，有時只能啟動一個核的程序，網上說的要分兩次燒寫，我都試了，還是不行，哪位大俠能指點一下，謝謝
